Xilinx FPGA入門連載9：Verilog語法檢查

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1 Verilog語法檢查

         繼續(xù)上一個lesson，我們已經創(chuàng)建并且編輯好Verilog源碼文件?，F在我們要到ISE中對這個源碼進行語法檢查。如圖所示，在“Hierarchy”下，我們需要先選中sp6.v這個源代碼文件。接著在“Processes”中單擊“Synthesize - XST”前面的“+”號，展開綜合選項。

         如圖所示，展開“Synthesize- XST”后，我們看到了4個選項，雙擊“Check Syntax”這個項目，即“語法檢查”功能。

         數秒后，我們可以看到“CheckSyntax”選項的前面出現了綠色的勾號，說明語法檢查完成，并且通過。

 

 

         與此同時，在ISE最下方的“Console”窗口中，打印了語法檢查結果的報告。如圖所示，這里看到語法檢查沒有發(fā)現任何的errors和warnings。

         當然了，如果有語法錯誤時，會是什么情況呢？大家不妨自己動手試試，隨便將源代碼中的某個“；”去掉，在重新進行“Check Syntax”后，就可以出現如下的提示和報告。

         語法檢查有一點非常好，就是在ERROR中會明確定位的具體出錯的位置，即某一個LINE附近（注意是附近，不一定就能準確定位到錯誤的那一行，可能是它的上下行）有錯誤，大家可以根據這個提示查找錯誤。另外必須提醒注意的是，并不是有幾個ERROR就表示有幾個實際的ERROR，可能多個ERROR對應的是一個實際的ERROR。