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 | Altera公司上一代的PLD開發(fā)軟件，使用者眾多。目前Altera已經(jīng)停止開發(fā)MaxplusII，而轉(zhuǎn)向QuartusII軟件平臺 | MaxplusII學習資料下載 |
| Altera公司的免費PLD開發(fā)軟件，界面與標準版的MaxplusII完全一樣，但需要通過使用MAX+PLUSII Advanced Synthsis插件才能支持VHDL/Verilog。 該支持MAX7000/3000和部分FLEX/ACEX芯片（如1K30,6016等），共47.1M | 用網(wǎng)卡號申請license 如沒有網(wǎng)卡，可以用硬盤號申請，license會發(fā)到你的電子信箱,有效期為6個月，到期后可再申請 | |
| Altera公司的免費PLD開發(fā)軟件，界面與標準版的MaxplusII完全一樣，只支持MAX7000和MAX3000系列器件，本身支持不復雜的VHDL和Verilog綜合，軟件較小，共26.8M | 用網(wǎng)卡號申請license ，如沒有網(wǎng)卡，可以用硬盤號申請，其他同上 | |
 | Altera公司新一代PLD開發(fā)軟件，適合大規(guī)模FPGA的開發(fā) | QuartusII學習資料下載 |
| Altera公司的meifeui PLD開發(fā)軟件QuartusII的免費版本，推薦使用256M以上內(nèi)存，安裝有NT或win2000的機器 | 用網(wǎng)卡號申請license license有效期為150天，到期后可再申請 | |
 | Xilinx公司上一代的PLD開發(fā)軟件，目前Xilinx已經(jīng)停止開發(fā)Foundation，而轉(zhuǎn)向ISE軟件平臺 | Foundation學習資料下載 |
 | Xilinx公司目前的FPGA/PLD開發(fā)軟件 | ISE4.1中文學習資料 |
| Xilinx公司的免費PLD開發(fā)軟件,不需下載，可在線編譯，結(jié)果用e-mail發(fā)送到信箱。使用簡單，但要求較快的聯(lián)網(wǎng)速度。支持XC9500 和 CoolRunner系列 | 不需要安裝license，但必須注冊,申請用戶和password | |
| Xilinx公司的免費PLD開發(fā)軟件,支持XC9500,coolrunner,Spartan/II,部分Virtex/E/II器件 | ||
| ispDesignEXPERT | Lattice公司的PLD開發(fā)軟件,目前最新軟件改名為：ispLEVER | |
| Lattice公司的免費PLD開發(fā)軟件,支持600個宏單元以下的Lattice芯片的設計 | 需要注冊 license有效期為6個月，到期后可再申請 | |
| Wrap | Cypress公司開發(fā)軟件 | |
| ACTEL公司開發(fā)軟件 | ||
| Quicklogic公司開發(fā)軟件 | ||
| 開發(fā)GAL/PAL的軟件，DOS界面 | 免費 | |
| 開發(fā)GAL/PAL的軟件，DOS界面 | 免費 |
為了提高設計效率，優(yōu)化設計結(jié)果，很多廠家提供了各種專業(yè)軟件，用以配合PLD/FPGA芯片廠家提供工具進行更高效率的設計，最常見的組合是：同時使用專業(yè)HDL邏輯綜合軟件和PLD/FPGA芯片廠家提供的軟件。
HDL前端輸入與系統(tǒng)管理軟件
這類軟件主要是幫助用戶完成HDL文本的編輯和輸入工作，提高輸入效率，并不是必須的，更多人更習慣使用集成開發(fā)軟件或者綜合/仿真工具中自帶的文本編輯器，甚至可以直接使用普通文本編輯器。
| UltraEdit | 一個使用廣泛的編輯器，低版本并不直接支持HDL，但可以將下面的文件中的文字添加到WORDFILE.txt中（該文件在UltraEdit安裝目錄下），即可支持相應的語言編輯，關鍵字將用不同色彩標出。VHDL87 VHDL93 Verilog HDL |
| HDL Turbo Writer | VHDL/verilog專用編輯器，可大小寫自動轉(zhuǎn)換，縮進，折疊，格式編排很方便?？芍苯邮褂肍PGAadvantage做后端處理,此套軟件也可以編輯C/C++，Java等多重語言，www.saros.com |
| HDL Designer Series | Mentor公司的前端設計軟件，包括5個部分，涉及設計管理，分析，輸入等，原Renoir軟件也已轉(zhuǎn)到HDL Designer Series www.mentor.com/hdldesigner |
| Visial VHDL/ Visal Verilog | 可視化的HDL/Verilog編輯工具,可以通過畫流程圖等可視化方法生成一部分VHDL/Verilog代碼innoveda公司出品 |
| Visual Elite | Visial HDL的下一代產(chǎn)品，能夠輔助系統(tǒng)級到電路級的設計 www.innoveda.com/products/datasheets_HTML/visualelite.asp |
HDL邏輯綜合軟件
這類軟件將把HDL語言翻譯成最基本的與或非門的連接關系（網(wǎng)表），輸出edf文件，導給PLD/FPGA廠家的軟件進行試配和布線。 為了優(yōu)化結(jié)果，在進行復雜HDL設計時，基本上都會使用這些專業(yè)的邏輯綜合軟件，而不使用PLD/FPGA廠家的集成開發(fā)軟件中自帶的邏輯綜合功能。
 | Synplify / Synplify Pro, VHDL/Verilog綜合軟件，口碑相當不錯。Synplicity公司出品。下載試用版 | Synplify學習資料 |
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| LeonardoSpectrum,VHDL/VerilogHDL綜合軟件。(Mentor公司）下載試用版 | |
| Mentor公司最新的VHDL/VerilogHDL綜合軟件 | ||
 | FPGA ComplierII,VHDL/Verilog綜合軟件，Synopsys公司已停止發(fā)展FPGAexpress軟件，而轉(zhuǎn)到FPGA ComplierII平臺。 | FPGAexpress學習資料 |
| MAX+PLUS II Advanced Synthsis | ALtera的一個免費HDL綜合工具，安裝后可以直接使用，是MaxplusII的一個插件，用這個插件進行語言綜合，比直接使用MaxplusII綜合的效果好。 下載(15M) |
HDL仿真軟件
對設計進行校驗仿真，包括布線以前的功能仿真（前仿真）和布線以后包含延時的時序仿真（后仿真），對于一些復雜的HDL設計可能需要這些軟件專業(yè)的仿真功能。
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ModleSim | VHDL/VerilogHDL仿真軟件，功能比ActiveHDL強大，使用比ActiveHDL復雜。Mentor的子公司Model Tech出品。更多信息可瀏覽：http://www.model.com ，下載試用板 | Modelsim學習資料(中文） |
| Active HDL | Active HDL 6.1 使用簡介 | |
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| Cadence公司出品，很好的Verilog/VHDL仿真工具，其中NC-Verilog 的前身是著名的Verilog仿真軟件：Verilog-XL，用于Verilog仿真；NC-VHDL,用于VHDL仿真；NC-Sim,是Verilog/VHDL混合語言仿真工具 | |
| NC-Verlog/NC-VHDL/NC-SIM | ||
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| VCS / Scirocco |
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