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HDL相關(guān)工具簡(jiǎn)介
HDL即Hardware Description Language，硬件描述語(yǔ)言，主要用來(lái)描術(shù)電子電路的結(jié)構(gòu)、行為、功能和接口。采用HDL語(yǔ)言描述電路與傳統(tǒng)的利用原理圖設(shè)計(jì)電路有很大的不同，主要特點(diǎn)如下：
采用自頂向下的設(shè)計(jì)方式
采用語(yǔ)言描述硬件
多種輸入方式
存檔、交流方便
便于集體協(xié)作
便于早期規(guī)劃
電腦輔助完成部分工作
電路驗(yàn)證更完善
HDL語(yǔ)言有多種，現(xiàn)最流行的是VHDL和Verilog HDL，并且各有其特點(diǎn)。一般認(rèn)為VHDL語(yǔ)法類(lèi)似于Ada語(yǔ)言，語(yǔ)法繁鎖，關(guān)鍵字較長(zhǎng)，學(xué)習(xí)較困難，對(duì)電路的行為描述能力較強(qiáng)，但對(duì)開(kāi)關(guān)級(jí)電路描述能力不強(qiáng)；Verilog則類(lèi)似于C語(yǔ)言，語(yǔ)法簡(jiǎn)潔，入門(mén)較易，對(duì)底層電路描述能力較強(qiáng)，但行為描述能力較VHDL弱。但VHDL和Verilog的市場(chǎng)占有率相當(dāng)，且各EDA工具一般都支持兩種語(yǔ)言，所以很難斷言哪種語(yǔ)言將更有前途。目前兩種語(yǔ)言都在發(fā)展當(dāng)中。最近用C語(yǔ)言描述硬件電路也已加大了研究力度。
用HDL語(yǔ)言開(kāi)發(fā)電路一般分為幾個(gè)階段：HDL語(yǔ)言輸入、邏輯綜合、仿真、布線,適配
。這是FPGA/CPLD開(kāi)發(fā)中所用到的步驟，如果是集成電路開(kāi)發(fā)，則不需適配，在布局、仿真完成后即可到制程廠生產(chǎn)。

輸入

較常用的輸入方式是文本輸入方式。一般的HDL仿真、綜合軟件或FPGA/CPLD廠家提供的集成開(kāi)發(fā)環(huán)境都包含語(yǔ)法敏感的輸入工具，不需要另外尋找。但也有例外，例如Synopsys 的FPGA Express就不帶編輯器，給使用帶來(lái)些許不變。Modelsim所帶的編輯器不是很好用，且字體對(duì)齊有些問(wèn)題。其余如Xilinx、Altera、Synplicity提供的開(kāi)發(fā)工具中的編輯器都不錯(cuò)。如果你感到不滿意，可尋找其它的編輯器，例如專(zhuān)業(yè)的Turbo Writer，使用相當(dāng)方便。被眾多程序員喜愛(ài)的UltraEdit在加上語(yǔ)法模板之后非常好用，打開(kāi)文件快速，占用資源少，各項(xiàng)功能使用都相當(dāng)方便。
另一個(gè)較流行的方式是狀態(tài)圖輸入方式。它可以讓設(shè)計(jì)者采用類(lèi)似于畫(huà)流程圖的方式，設(shè)定好各種狀態(tài)轉(zhuǎn)換條件后，依靠專(zhuān)用軟件自動(dòng)生成HDL源程序，簡(jiǎn)化了輸入過(guò)程。這類(lèi)軟件有Visual Software Solutions, Inc的StateCAD、Mentor Graphics的HDL Designer Series等。
電路圖式輸入方式也經(jīng)常用到，這多是在利用現(xiàn)成的元件構(gòu)成電路時(shí)使用。例如一個(gè)設(shè)計(jì)中主要是采用HDL語(yǔ)言作設(shè)計(jì)，而某個(gè)模塊有現(xiàn)成的電路，一種方法是采用HDL語(yǔ)言將電路按連線關(guān)系重新描述一遍，另一種是使用軟件將該電路自動(dòng)轉(zhuǎn)換成HDL源文件，例如Xilinx的ISE 3.3中就是采用此方式。

綜合
綜合的作用是將用語(yǔ)言表示的HDL源程序轉(zhuǎn)換成相應(yīng)的電路。綜合軟件的優(yōu)劣直接決定了電路功能的實(shí)現(xiàn)方法、電路所占資源的多少電路的各項(xiàng)性能是否符合要求等。雖然這一切跟HDL程序設(shè)計(jì)的優(yōu)劣息息相關(guān)，但同樣的設(shè)計(jì)經(jīng)過(guò)不同的軟件綜合后可能有不同的結(jié)果，所以好的綜合軟件能帶來(lái)事半功倍的效果。
目前各種綜合軟件琳瑯滿目，但被大多數(shù)設(shè)計(jì)工程師認(rèn)可、占有一定份額的主要是由前幾大EDA公司所開(kāi)發(fā)的，例如Cadence、Synopsys、Synplicity、Mentor、Avanti等。Cadence公司的軟件主要是應(yīng)用于IC設(shè)計(jì)方面，且大多工作在工作站上，所以一般業(yè)余條件下很難接觸到。Synopsys的綜合軟件比較多，如FPGA Express、FPGA Compiler、Design Compiler等。FPGA Express由于原來(lái)為Xilinx和Altera做OEM版，開(kāi)發(fā)過(guò)FPGA的工程師應(yīng)該比較熟悉。它使用較為簡(jiǎn)單，可根據(jù)面積或速度進(jìn)行優(yōu)化，對(duì)FPGA/CPLD的芯片支持較多。但給我的印象不是很好，主要有三點(diǎn)：一是不自帶編輯器。在新建工程后只能先添加現(xiàn)有文件然后才能進(jìn)行編輯，且編輯器很差，不對(duì)語(yǔ)法敏感。二是電路圖查看效果很差。如果電路較小，只有幾十個(gè)門(mén)時(shí)還比較直觀，但當(dāng)門(mén)數(shù)增加后簡(jiǎn)直是***，不堪入目。不管多大的電路，它都不分頁(yè)，讓你一覽無(wú)遺，結(jié)果是什么也看不懂，且電路載入的速度相當(dāng)慢。電路圖由于對(duì)設(shè)計(jì)工程師來(lái)說(shuō)較為直觀，所以經(jīng)常用到該功能。
特別是對(duì)于初學(xué)者，剛接觸HDL時(shí)沒(méi)有清晰的概念，更要多查看綜合后的原理圖，以使自己對(duì)HDL語(yǔ)言本身有較直觀的理解，也對(duì)綜合器的各項(xiàng)特性有個(gè)大致認(rèn)識(shí)。第三是它對(duì)電路的優(yōu)化效果不好，較占FPGA資源。（我是用FPGA Express 3.5和Synplify Pro 6.24比較后得出的。）
Synplicity公司（現(xiàn)是Cadence子公司）的HDL綜合軟件有Synplfy(Pro)、Amplify、Certify和Synplify Asic。Synplify Pro的最新版是7.02，界面簡(jiǎn)潔、使用方便、功能強(qiáng)大，讓人覺(jué)得無(wú)可挑剔。FPGA Express的三個(gè)缺點(diǎn)都是它的優(yōu)點(diǎn)。它所帶的編輯器自動(dòng)對(duì)HDL語(yǔ)法加亮顯示；電路圖查看功能非常好用，具有自動(dòng)分頁(yè)功能，每頁(yè)所顯示的電路圖大概就是A4或A3紙所能容下的。并且能夠?qū)㈦娐穲D以門(mén)級(jí)方式顯示，還能顯示關(guān)鍵路徑，并能對(duì)HDL代碼交叉定位。即在原理圖中雙擊某個(gè)器件，就會(huì)跳到產(chǎn)生該器件的代碼段；選中代碼后也可使電路圖中相應(yīng)部分突出顯示。另外Synplify Pro也能夠顯示狀態(tài)圖。Synplify Pro的各項(xiàng)優(yōu)化設(shè)置不是很多，主要有速度、時(shí)鐘、延時(shí)等幾方面，簡(jiǎn)單卻功能強(qiáng)大。Synplify Pro也能調(diào)用相應(yīng)FPGA公司的布線軟件，例如Xilinx等。我個(gè)人較喜歡。
Synplify是Synplify Pro的功能簡(jiǎn)化版。如果你為了節(jié)省成本，可以使用它試試。
Amplify 可對(duì)FPGA進(jìn)行物理綜合與優(yōu)化，應(yīng)該性能比Synplify Pro更好。只是由于我使用的是Xilinx ISE 3.3，它只支持Synplify Pro，所以懶得在別的軟件中綜合后再調(diào)入
ISE，一直讓Amplify靜靜的躺在硬盤(pán)上的某個(gè)角落中，沒(méi)有實(shí)際使用過(guò)。
Certify是比Amplify功能更強(qiáng)大的綜合器，它能將一個(gè)大的設(shè)計(jì)分配至多顆FPGA中！如果你碰到這么大的設(shè)計(jì)，那它是你最好的選擇。另外，在Certify中你可以加入自己的IP！
Synplify Asic是針對(duì)IC設(shè)計(jì)的,由于它只附帶一個(gè)例子庫(kù)，所以我只運(yùn)行了一下一睹芳
容，而沒(méi)有進(jìn)行更深入的研究。
上面四套Synplicity公司的軟件其使用界面都極相似，為使用者帶來(lái)了極大的方便。
Exemplar 公司（現(xiàn)是Mentor Graphics子公司）的LeonardoSpectrum也是一款非常優(yōu)秀的綜合器。同時(shí)它也是PC機(jī)上為數(shù)不多的支持ASIC開(kāi)發(fā)的綜合器之一。它支持眾多的FPGA/CPLD器件，各項(xiàng)設(shè)置約束功能強(qiáng)大，具備RTL級(jí)和門(mén)級(jí)電路查看功能并以彩色顯示，具備智能分頁(yè)顯示功能，支持多種輸出網(wǎng)表格式，同時(shí)它也能調(diào)用其它FPGA廠家的布線器。LeonardoSpectrum的設(shè)置方式分兩種：快速設(shè)置和高級(jí)設(shè)置。在快速設(shè)置時(shí)，你只要選好FPGA器件型號(hào)、封裝、速度等和設(shè)計(jì)的時(shí)鐘速度，就可以進(jìn)行綜合了。在高級(jí)設(shè)置方式時(shí)，則各相關(guān)選項(xiàng)名目煩多，你可以設(shè)置編碼方式、時(shí)鐘頻率、時(shí)鐘周期與延遲、綜合結(jié)果內(nèi)容、網(wǎng)表輸出格式等。而且可以對(duì)整個(gè)設(shè)計(jì)的各部分分別設(shè)置?？偟膩?lái)說(shuō)該軟件給人的感覺(jué)是非常不錯(cuò)，只有一個(gè)小缺點(diǎn)：你的顯示器最好能上到1024X768以上。
除專(zhuān)業(yè)EDA軟件公司外，一些FPGA公司也開(kāi)發(fā)了自己的HDL綜合器，例如Xilinx的ISE3.3中默認(rèn)的綜合器就是它自己開(kāi)發(fā)的XST。由于它是后臺(tái)運(yùn)行，且不能查看生成后的電路圖，所以不好作評(píng)價(jià)。不過(guò)它對(duì)電路綜合后所占用FPGA的資源好像比FPGA Express要少！
另外Altera公司在它的Maxplus中也是用的自己的綜合器。
另外有部分人使用的可能是Workview Office或ispDesign Expert。不過(guò)這兩套軟件我
都沒(méi)有接觸到。被EDA界較熟悉的ORCAD中也能使用VHDL，不過(guò)它是內(nèi)嵌了Exemplar 。

仿真

HDL仿真分為前仿真、后仿真，或語(yǔ)法仿真、門(mén)級(jí)仿真、時(shí)序仿真。前仿真指的是電路未經(jīng)布線之前的仿真，后仿真則是在經(jīng)過(guò)布線之后的仿真。語(yǔ)法仿真是根據(jù)HDL語(yǔ)法所做的仿真，此時(shí)的仿真完全基于HDL描述，部分HDL語(yǔ)句只能用于仿真時(shí)查錯(cuò)，而不能綜合成電路，例如文件的輸入與輸出；門(mén)級(jí)仿真指的是在綜合之后的仿真；時(shí)序仿真則是指將連線、負(fù)載產(chǎn)生的延時(shí)也計(jì)算進(jìn)來(lái)。一般的仿真工具都支持上述各種仿真，但Maxplus則不支持專(zhuān)門(mén)的仿真語(yǔ)句。
HDL仿真軟件則數(shù)目上更多，例如VCS、VSS、NC-Verilog、NC-VHDL、Verilog-XL、Modelsim、Vsimsa等。其中許多軟件我是只聞其名、不見(jiàn)其身。對(duì)于開(kāi)發(fā)FPGA來(lái)說(shuō)，一般是使用FPGA廠家所提供的集成開(kāi)發(fā)環(huán)境，例如Xilinx公司的Foundation、ISE、Alliance、Webpack，Altera公司的Maxplus、Quartus等。其中部分軟件使用的是它們自己所開(kāi)發(fā)的仿真器，例如Maxplus，而另一些則是嵌入專(zhuān)業(yè)EDA軟件公司的OEM版軟件，例如ISE3.3、Webpack使用的是Modelsim XE(Xilinx Edition)，F(xiàn)oundation使用的是Active-HDL。不過(guò)我還是喜歡ModelSim。一般認(rèn)為ModelSim入門(mén)較難，那是因?yàn)樵贛odelsim中沒(méi)有波形輸入工具，只能通過(guò)命令輸入激勵(lì)信號(hào)（其實(shí)在其菜單中也有）對(duì)初學(xué)者來(lái)說(shuō)很不直觀。不過(guò)，在ISE3.3中可以使用HDL Bencher輸入波形，直接產(chǎn)生testbench，省去了很多
麻煩。Modelsim的運(yùn)行速度較快，而且其結(jié)果比較可靠，調(diào)錯(cuò)也相當(dāng)方便。本站所有的麻煩。Modelsim的運(yùn)行速度較快，而且其結(jié)果比較可靠，調(diào)錯(cuò)也相當(dāng)方便。本站所有的電路仿真都是在ModelSim中完成。
仿真中必不可少的一步是給被測(cè)電路的輸入信號(hào)給予激勵(lì)。一種方法是直接給波形，但很多波形編輯器都不是很好用，我覺(jué)得Maxplus是其中的佼佼者，只要點(diǎn)一點(diǎn)鼠標(biāo)就可以完成。另一種是寫(xiě)測(cè)試臺(tái)，即Testbench，但該方法也比較麻煩，特別是在加不規(guī)則波形時(shí)。Xilinx ISE附帶了一套自動(dòng)產(chǎn)生Testbench的程序HdlBencher，在該程序中它可以自動(dòng)將設(shè)計(jì)中的輸入、輸出找出來(lái)，你可以以圖形化的方式編輯好輸入波形和所預(yù)期的結(jié)果，然后調(diào)入仿真器中進(jìn)行仿真。對(duì)于初學(xué)者真的很好用！另外還有一種方法，就是在仿真軟件中用命令方式加輸入波形，例如Modelsim，不過(guò)初學(xué)者通常對(duì)其不感興趣，這就是網(wǎng)上許多人說(shuō)Modelsim不容易入門(mén)的原因。
除軟件仿真外，要做的最后一步就是硬件仿真。通常有兩種做法：一種是先設(shè)計(jì)好電路板，在電路板上測(cè)試結(jié)果；另一種是利用通用的FPGA開(kāi)發(fā)板。前一種方式風(fēng)險(xiǎn)較大，且較費(fèi)時(shí)，每有一個(gè)新的設(shè)計(jì)都要重新花費(fèi)精力設(shè)計(jì)電路板，且當(dāng)設(shè)計(jì)結(jié)果在FPGA的容量之外時(shí)就更麻煩了。所以一般是利用第二種方法，用FPGA板搭同一個(gè)簡(jiǎn)單的電路測(cè)試環(huán)境，等所有的功能測(cè)試完畢后再做應(yīng)用板。采用何種FPGA開(kāi)發(fā)板通常取決于你的需求：
一是成本考慮，二是從FPGA廠家教慮，三是從設(shè)計(jì)環(huán)境考慮。第二點(diǎn)主要是要考慮你所最了解的FPGA的特點(diǎn)、開(kāi)發(fā)過(guò)程等，第三點(diǎn)是要考慮是否有特殊要求，你如不允許有配置電路、需要較大的內(nèi)部SRAM、是否需要內(nèi)嵌CPU等。一般在選擇開(kāi)發(fā)板的門(mén)數(shù)時(shí)要盡量選大的。

1. 首先是使用HDL語(yǔ)言進(jìn)行電路描述，寫(xiě)出可綜合的代碼。然后用仿真工具作前仿真，對(duì)理想狀況下的功能進(jìn)行驗(yàn)證。這一步可以使用Vhdl或Verilog作為工作語(yǔ)言，EDA工具方面就我所知可以用Synopsys的VSS（for Vhdl）、VCS（for Verilog）
Cadence的工具也就是著名的Verilog-XL和NC Verilog
2.前仿真通過(guò)以后，可以把代碼拿去綜合，把語(yǔ)言描述轉(zhuǎn)化成電路網(wǎng)表，并進(jìn)行邏輯和時(shí)序電路的優(yōu)化。在這一步通過(guò)綜合器可以引入門(mén)延時(shí)，關(guān)鍵要看使用了什么工藝的庫(kù)這一步的輸出文件可以有多種格式，常用的有EDIF格式。綜合工具Synopsys的Design Compiler，Cadence的Ambit
3.綜合后的輸出文件，可以拿去做layout，將電路fit到可編程的片子里或者布到硅片上，這要看你是做單元庫(kù)的還是全定制的。全定制的話，專(zhuān)門(mén)有版圖工程師幫你畫(huà)版圖，Cadence的工具是layout editor。單元庫(kù)的話，下面一步就是自動(dòng)布局布線,auto place & route，簡(jiǎn)稱(chēng)apr。cadence的工具是Silicon Ensembler,Avanti的是Apollo。layout出來(lái)以后就要進(jìn)行extract,只知道用Avanti的Star_rcxt,然后做后仿真。

如果后仿真不通過(guò)的話，只能iteration，就是回過(guò)頭去改。
4.接下來(lái)就是做DRC,ERC,LVS了,如果沒(méi)有什么問(wèn)題的話，就tape out GDSII格式的文件送制版廠做掩膜板，制作完畢上流水線流片，然后就看是不是work了。做DRC,ERC,LVS，Avanti的是Hercules,Venus,其它公司的你們補(bǔ)充好了btw:后仿真之前的輸出文件忘記說(shuō)了，應(yīng)該是帶有完整的延時(shí)信息的設(shè)計(jì)文件如：*.VHO,*.sdf。