高速PCB一直是個(gè)富有挑戰(zhàn)和爭(zhēng)議的領(lǐng)域。下面這篇文章非常全面和專業(yè)的介紹了這方面的知識(shí)，當(dāng)然網(wǎng)上有很多的文章介紹這方面，但是很少有這篇文章實(shí)用全面。剛開始學(xué)PCB的人有個(gè)缺點(diǎn)：耐不住寂寞。畫幾天PCB，把線布好了就以為OK了，讓他再檢查修改就不樂意，對(duì)網(wǎng)上的一些三腳貓又特別感興趣，以為那是真理。我對(duì)所有想做硬件的同學(xué)一點(diǎn)忠告：學(xué)好每一門課，多看書，不要聽一些人說某門課沒用，有些人從來就沒有接觸
技術(shù)的大門，知識(shí)用到方覺少，要有一門專同時(shí)有廣博的知識(shí)面，網(wǎng)絡(luò)是信息的源泉，不是聊天的，找到業(yè)界高手多交流，讓他們幫你check電路，QQ里有個(gè)群查找功能，輸入關(guān)鍵字就可以找到相應(yīng)的群了。附件里的是《EMI/EMC設(shè)計(jì)秘籍》, 是目前電子工程師公認(rèn)的權(quán)威書籍。
(一)、引言 電子技術(shù)的發(fā)展變化必然給板級(jí)設(shè)計(jì)帶來許多新問題和新挑戰(zhàn)。首先，由于高密度引腳及引腳尺寸日趨物理極限，導(dǎo)致低的布通率；其次，由于系統(tǒng)時(shí)鐘頻率的提高，引起的時(shí)序及信號(hào)完整性問題；第三，工程師希望能在PC平臺(tái)上用更好的工具完成復(fù)雜的高性能的設(shè)計(jì)。由此，我們不難看出，PCB板設(shè)計(jì)有以下三種趨勢(shì)：
- 高速數(shù)字電路(即高時(shí)鐘頻率及快速邊沿速率)的設(shè)計(jì)成為主流。
- 產(chǎn)品小型化及高性能必須面對(duì)在同一塊PCB板上由于混合信號(hào)設(shè)計(jì)技術(shù)(即數(shù)字、模擬及射頻混合設(shè)計(jì))所帶來的分布效應(yīng)問題。
- 設(shè)計(jì)難度的提高，導(dǎo)致傳統(tǒng)的設(shè)計(jì)流程及設(shè)計(jì)方法，以及PC上的CAD工具很難勝任當(dāng)前的技術(shù)挑戰(zhàn)，因此，EDA軟件工具平臺(tái)從UNIX轉(zhuǎn)移到NT平臺(tái)成為業(yè)界公認(rèn)的一種趨勢(shì)。
(二)、高頻電路布線技巧 - 高頻電路往往集成度較高，布線密度大，采用多層板既是布線所必須的，也是 降低干擾的有效手段．
- 高頻電路器件管腳問的引線彎折越少越好．高頻電路布線的引線最好采用全 直線，需要轉(zhuǎn)折，可用45°折線或圓弧轉(zhuǎn)折，這種要求在低頻電路中僅僅用于 提高銅箔的固著強(qiáng)度，而在高頻電路中，滿足這一要求卻可以減少高頻信號(hào)對(duì) 外的發(fā)射和相互問的耦合．
- 高頻電路器件管腳的引線越短越好．
- 高頻電路器件管腳問的引線層問交替越少越好．也即元件連接過程中所用的 過孔(Via)越少越好．據(jù)測(cè)，一個(gè)過孔可帶來約0.5pF的分布電容，減少過孔數(shù) 能顯著提高速度．
- 高頻電路布線，要注意信號(hào)線近距離平行走線所引入的串?dāng)_，若無法避免平行分布，可在平行信號(hào)線的反面布置大面積地來大幅度減少干擾．同一層內(nèi)的平 行走線幾乎無法避免，但是在相鄰的兩個(gè)層走線的方向務(wù)必取為相互垂直．
- 對(duì)特別重要的信號(hào)線或局部單元實(shí)施地線包圍的措施．
- 各類信號(hào)線走線不能形成環(huán)路，地線也不能形成電流環(huán)路．
- 每個(gè)集成電路塊(IC)的附近應(yīng)設(shè)置至少一個(gè)高頻退耦電容，退耦電容盡量靠近器件的Vcc．
- 模擬地線(AGND)、數(shù)字地線(DGND)等接往公共地線時(shí)要采用高頻扼流這一環(huán)節(jié)．在實(shí)際裝配高頻扼流環(huán)節(jié)時(shí)用的往往是中心穿有導(dǎo)線的高頻鐵氧體磁珠，可在原理圖中把它當(dāng)做電感，在PCB元件庫中單獨(dú)為它定義一個(gè)元件封裝，布線前把它手工移動(dòng)到靠近公共地線匯合的合適位置上．
(三)、PCB中電磁兼容性(EMC)設(shè)計(jì)方法
PCB的基材選擇及PCB層數(shù)的設(shè)置、電子元件選擇及電子元件的電磁特性、元件布局、元件問互連線的長(zhǎng)寬等都制約著PCB的電磁兼容性．PCB上的集成電路芯片(IC)是電磁干擾(EMI)最主要的能量來源．常規(guī)的電磁干擾(EMI)控制技術(shù)一般包括：元器件的合理布局、連線的合理控制、電源線、接地、濾波電容的合理配置、屏蔽等抑制電磁干擾(EMI)的措施都是很有效的，在工程實(shí)踐中被廣泛應(yīng)用．
1．高頻數(shù)字電路PCB的電磁兼容性(EMC)設(shè)計(jì)中的布線規(guī)則
- 高頻數(shù)字信號(hào)線要用短線，一般小于2inch(5cm)，且越短越好．
- 主要信號(hào)線最好集中在PCB板中心．
- 時(shí)鐘發(fā)生電路應(yīng)在PCB板中心附近，時(shí)鐘扇出應(yīng)采用菊花鏈或并聯(lián)布線．
- 電源線盡可能遠(yuǎn)離高頻數(shù)字信號(hào)線或用地線隔開，電源的分布必須是低感應(yīng)的(多路設(shè)計(jì))．多層PCB板內(nèi)的電源層與地層相鄰，相當(dāng)于一個(gè)電容，起到濾波作用．同一層上的電源線和地線也要盡可能靠近．電源層四周銅箔應(yīng)該比地層縮進(jìn)20倍于兩個(gè)平面層之間距離的尺寸，以確保系統(tǒng)有更好的EMC性能．地平面不要分割，高速信號(hào)線如果要跨電源平面分割，應(yīng)該緊靠信號(hào)線放置幾個(gè)低阻抗的橋接電容．
- 輸入輸出端用的導(dǎo)線應(yīng)盡量避免相鄰平行．最好加線間地線，以免發(fā)生反饋耦合．
- 當(dāng)銅箔厚度為50um、寬度為1-1.5mm時(shí)，通過2A的電流，導(dǎo)線溫度<3℃．PCB板的導(dǎo)線盡可能用寬線，對(duì)于集成電路，尤其是數(shù)字電路的信號(hào)線，通常選用4mil-12mil導(dǎo)線寬度，電源線和地線最好選用大于40mil的導(dǎo)線寬度．導(dǎo)線的最小間距主要由最壞情況下的線間絕緣電阻和擊穿電壓決定，通常選用4mil以上的導(dǎo)線間距．為減小導(dǎo)線間的串?dāng)_，必要時(shí)可增加導(dǎo)線間的距離，安插地線作為線間隔離．
- 在PCB板的所有層中，數(shù)字信號(hào)只能在電路板的數(shù)字部分布線，模擬信號(hào)只能在電路板的模擬部分布線．低頻電路的地應(yīng)盡量采用單點(diǎn)并聯(lián)接地，實(shí)際布線有因難時(shí)可部分串聯(lián)后再并聯(lián)接地．實(shí)現(xiàn)模擬和數(shù)字電源分割，布線不能跨越分割電源之間的間隙，必須跨越分割電源之間間隙的信號(hào)線要位于緊鄰大面積地的布線層上．
- 在PCB中由電源和地造成的電磁兼容性問題主要有兩種，一種是電源噪聲，另一種是地線噪聲．根據(jù)PCB板電流的大小，盡量加大電源線寬度，減小環(huán)路電阻．同時(shí)，使電源線、地線的走向和數(shù)據(jù)傳遞的方向一致，這樣有助于增強(qiáng)抗噪聲能力．目前，電源和地平面的噪聲只能通過對(duì)原型產(chǎn)品的測(cè)量或由有經(jīng)驗(yàn)的工程師憑他們的經(jīng)驗(yàn)把退耦電容的容量設(shè)定為默認(rèn)的值．
2．高頻數(shù)字電路PCB的電磁兼容性(EMC)設(shè)計(jì)中的布局規(guī)則
- 電路的布局必須減小電流回路，盡可能縮短高頻元器件之間的連線，易受干擾的元器件距離不能太近，輸入和輸出元件應(yīng)盡量遠(yuǎn)離．
- 按照電路的流程安排各個(gè)功能電路單元的位置，使布局便于信號(hào)流通，并使信號(hào)盡可能保持一致的方向．
- 以每個(gè)功能電路的核心元件為中心，圍繞它來進(jìn)行布局．元器件應(yīng)均勻、整齊、緊湊地排列在PCB上，盡量縮短各元器件之間的引線連接．
- 將PCB分區(qū)為獨(dú)立的合理的模擬電路區(qū)和數(shù)字電路區(qū)，A／D轉(zhuǎn)換器跨分區(qū)放置．
- PCB電磁兼容設(shè)計(jì)的常規(guī)做法之一是在PCB板的各個(gè)關(guān)鍵部位配置適當(dāng)?shù)耐笋铍娙荩?/li>
(四)、信號(hào)完整性(SI)分析
信號(hào)完整性(Signal Integrity)簡(jiǎn)稱SI，指信號(hào)在信號(hào)線上的質(zhì)量，是信號(hào)在電路中能以正確的時(shí)序和電壓作出響應(yīng)的能力．
集成電路芯片(IC)或邏輯器件的開關(guān)速度高，端接元件的布局不正確或高速信號(hào)的錯(cuò)誤布線等都會(huì)引起如反射(reflection)、串?dāng)_(crosstalk)、過沖(overshoot)、欠沖(undershoot)、振鈴(ringing)等信號(hào)完整性問題，從而可能使系統(tǒng)輸出不正確的數(shù)據(jù)，電路工作不正常甚至完全不工作．
PCB的信號(hào)完整性與設(shè)計(jì)
在PCB的設(shè)計(jì)中，PCB設(shè)計(jì)人員需要把元器件的布局、布線及每種情況下應(yīng)采用的何種SI問題解決方法綜合起來，才能更好地解決PCB板的信號(hào)完整性問題．在某些情況下IC的選擇能決定SI問題的數(shù)量和嚴(yán)重性．開關(guān)時(shí)間或邊沿速率是指IC狀態(tài)轉(zhuǎn)換的速率，IC邊沿速率越快，出現(xiàn)SI問題的可能性越高，正確地端接器件就很重要．
PCB設(shè)計(jì)中減少信號(hào)完整性問題常用的方法是在傳輸線上增加端接元器件．在端接過程中，要權(quán)衡元器件數(shù)量、信號(hào)開關(guān)速度和電路功耗三方面的要求．例如增加端接元器件意味著PCB設(shè)計(jì)人員可用于布線的空間更少，而且在布局處理的后期增加端接元器件會(huì)更加困難，因?yàn)楸仨殲樾碌脑筒季€留出相應(yīng)的空間．因此在PCB布局初期就應(yīng)當(dāng)搞清楚是否需要放置端接元器件．
1．信號(hào)完整性設(shè)計(jì)的一般準(zhǔn)則
- PCB的層數(shù)如何定義?包括采用多少層?各個(gè)層的內(nèi)容如何安排最合理?如應(yīng)該有幾層信號(hào)層、電源層和地層，信號(hào)層與地層如何交替排列等．
- 如何設(shè)計(jì)多種類的電源分塊系統(tǒng)?如3.3V、2.5V、3V、1.8V、5V、12V等等．電源層的合理分割和共地問題是PCB是否穩(wěn)定的一個(gè)十分重要的因素．
- 如何配置退耦電容?利用退耦電容來消除噪聲是常用的手段，但如何確定其電容量?電容放置在什么位置?采用什么類型的電容等?
- 如何消除地彈噪聲?地彈噪聲是如何影響和干擾有用信號(hào)的?
- 回路(Return Path)噪聲如何消除?很多情況下，回路設(shè)計(jì)不合理是電路不工作的關(guān)鍵，而回路設(shè)計(jì)往往是工程師最束手無策的工作．
- 如何合理設(shè)計(jì)電流的分配?尤其是電/地層中電流的分配設(shè)計(jì)十分困難，而總電流在PCB板中的分配如果不均勻，會(huì)直接明顯地影響PCB板的不穩(wěn)定工作．
- 另外還有一些常見的如過沖、欠沖、振鈴、傳輸線時(shí)延、阻抗匹配、串?dāng)_、毛刺等有關(guān)信號(hào)畸變的問題，但這些問題和上述問題是不可分割的，它們之間是因果關(guān)系．
2．確保信號(hào)完整性的PCB板設(shè)計(jì)準(zhǔn)則
- 信號(hào)完整性(SI)問題解決得越早，設(shè)計(jì)的效率就越高，從而可避免在電路板設(shè)計(jì)完成之后才增加端接元器件．
- 隨著IC輸出開關(guān)速度的提高，不管信號(hào)周期如何，幾乎所有設(shè)計(jì)都遇到了信號(hào)完整性問題．即使過去沒有遇到SI問題，但是隨著電路工作頻率的提高，一定會(huì)遇到信號(hào)完整性的問題．
- SI和EMC專家在PCB布線之前要進(jìn)行仿真和計(jì)算，然后，PCB板設(shè)計(jì)就可以遵循一系列非常嚴(yán)格的設(shè)計(jì)規(guī)則，在有疑問的地方，可以增加端接元器件，從而獲得盡可能多的SI安全裕量．
- 電源完整性(PI)與信號(hào)完整性(SI)是密切關(guān)聯(lián)的，電源完整性直接影響最終PCB板的信號(hào)完整性．而且很多情況下，影響信號(hào)畸變的主要原因是電源系統(tǒng)．
- EMC設(shè)計(jì)目前主要采用設(shè)計(jì)規(guī)則檢查方式，很重要的一點(diǎn)，就是企業(yè)必須逐步建立和完善適合企業(yè)特定領(lǐng)域產(chǎn)品的設(shè)計(jì)規(guī)范，形成一整套的EMC設(shè)計(jì)規(guī)則集．這些在國外的大公司非常普及，如三星和SONY．這些規(guī)則由人或者EDA軟件來檢查核對(duì)．
(五)、高速PCB設(shè)計(jì)方法
在電信領(lǐng)域和其他電子行業(yè)領(lǐng)域的數(shù)據(jù)、語音和圖像的傳輸應(yīng)用中傳輸速度已經(jīng)遠(yuǎn)遠(yuǎn)高于500Mb/s，在通信領(lǐng)域人們追求的是更快地推出更高性能的產(chǎn)品，而成本并不是第一位的．設(shè)計(jì)者會(huì)使用更多的板層、足夠的電源層和地層、在任何可能出現(xiàn)高速問題的信號(hào)線上都會(huì)使用分立元件來實(shí)現(xiàn)匹配．專家對(duì)SI和EMC進(jìn)行布線前的仿真和分析，每一個(gè)設(shè)計(jì)工程師都遵循企業(yè)內(nèi)部嚴(yán)格的設(shè)計(jì)規(guī)定．高速PCB的設(shè)計(jì)要求全員參與，設(shè)計(jì)仿真和分析要貫穿產(chǎn)品的整個(gè)設(shè)計(jì)過程．
高速PCB設(shè)計(jì)技術(shù)
1．終端匹配技術(shù)(SCRATCHPAD)
對(duì)于一段比較長(zhǎng)的走線(>2inch)來說，其效應(yīng)就更類似于傳輸線。如何判斷是否滿足傳輸線條件，有如下經(jīng)驗(yàn)公式：
(走線長(zhǎng)度inch)x 0.144>(電平跳變上升/下降時(shí)間ns)/2
其中每inch 0.144是傳輸延時(shí)因子，此因子適用于常見的環(huán)氧樹脂玻璃布基(FR4)板。
如果傳輸線沒有完全匹配，即Rt(終端匹配阻抗)≠z0(傳輸線特性阻抗)，則有反射(reflection)產(chǎn)生，此時(shí)通過在源和負(fù)載之間多次反射，就會(huì)產(chǎn)生多次振鈴(ringing)。如果傳輸線完全匹配，即Rt=Z0，此時(shí)就不會(huì)有振鈴的產(chǎn)生。長(zhǎng)于8英寸的走線應(yīng)當(dāng)在終端進(jìn)行匹配，大致有以下幾種匹配方式：
其中交流匹配(Ac Termination)和其他匹配方式相比，是一種比較好的匹配方式。該匹配方式不增加驅(qū)動(dòng)源的負(fù)載，不額外加大電源的負(fù)擔(dān)．
終端匹配技術(shù)是最簡(jiǎn)單而且有效的高速PCB設(shè)計(jì)技術(shù)，合理使用終端匹配技術(shù)可以有效降低信號(hào)反射和信號(hào)振鈴，從而極大地提高信號(hào)的時(shí)序裕量和噪聲裕量，從而改善產(chǎn)品的故障容限．單端信號(hào)的終端匹配技術(shù)通常包括：驅(qū)動(dòng)端串行連接的終端匹配技術(shù)、接收端并行連接的終端匹配技術(shù)、戴維南終端匹配技術(shù)、AC終端匹配技術(shù)、二極管終端匹配技術(shù)等．而更高性能的信號(hào)驅(qū)動(dòng)技術(shù)的使用，對(duì)于終端匹配技術(shù)提出了更高的要求．比如LVDs(低電壓差分信號(hào))器件就要求差分信號(hào)線在滿足單線阻抗匹配的情況下，還要滿足差分阻抗的匹配，這甚至
比單線阻抗的匹配更重要．
終端匹配方式和元器件的值也要和電路芯片的驅(qū)動(dòng)能力和功耗結(jié)合起來考慮．比如接受端下拉到地的匹配電阻的值，就必須考慮輸出電流和電壓(IOH和VOH)的值，也就是說必須考慮驅(qū)動(dòng)器的負(fù)載能力，而不能一味地考慮阻抗的匹配．再比如，當(dāng)網(wǎng)絡(luò)上信號(hào)的占空比大于5O％時(shí)，匹配電阻應(yīng)該上拉到電源，而當(dāng)網(wǎng)絡(luò)上的信號(hào)占空比小于或者等于50％時(shí)，匹配電阻應(yīng)該下拉到地．
關(guān)于匹配元器件位置的規(guī)則，源端匹配器件應(yīng)該盡量靠近驅(qū)動(dòng)器；終端匹配器件應(yīng)該盡量靠近接收端。如果網(wǎng)絡(luò)不是菊花鏈，那么匹配元器件的位置和匹配值應(yīng)該由SI工具分析確定。
Cadence公司的SpecctraQuest對(duì)高速系統(tǒng)的信號(hào)完整性分析和波形仿真，在高速系統(tǒng)設(shè)計(jì)中具有指導(dǎo)意義。設(shè)計(jì)工程師可以在電路板預(yù)布局的情況下，就可以對(duì)系統(tǒng)特性進(jìn)行仿真，而且實(shí)踐證明，仿真結(jié)果不好的布局，在完成布線后的仿真結(jié)果也不好。在進(jìn)行布局的調(diào)整，完成布線后，再進(jìn)行仿真，對(duì)于效果不好的網(wǎng)絡(luò)分析原因，再加以針對(duì)性的改進(jìn)，直至得到滿意的布線結(jié)果。
利用SpecctraQuest對(duì)高速系統(tǒng)中振鈴和傳輸線效應(yīng)的仿真結(jié)果和實(shí)驗(yàn)，可以得到以下結(jié)論：
- 對(duì)高速信號(hào)和有嚴(yán)格沿要求的走線，應(yīng)盡可能得走短線。
- 對(duì)于高分布電容的負(fù)載，應(yīng)用短而粗的走線。理論分析，比較粗的走線有比較小的電感。
- 在長(zhǎng)于2英寸而短于8英寸的走線，要串入25-50歐姆的阻尼電阻，一般取25歐或33歐。
- 對(duì)于長(zhǎng)于8英寸的走線，應(yīng)當(dāng)加入并行匹配網(wǎng)絡(luò)(地匹配，電源匹配，中點(diǎn)電位匹配，交流匹配等)。
2．阻抗控制技術(shù)
首先要區(qū)分開導(dǎo)線的電阻與阻抗兩個(gè)不同的概念．電阻指的是直流狀態(tài)下導(dǎo)線對(duì)電流呈現(xiàn)的阻抗，而阻抗指的是交流狀態(tài)下導(dǎo)線對(duì)電流的阻抗，這個(gè)阻抗主要是由導(dǎo)線的電感引起的．任何導(dǎo)線都有電感，當(dāng)頻率較高時(shí)，導(dǎo)線的阻抗遠(yuǎn)大于直流電阻．
阻抗控制技術(shù)在高速PCB設(shè)計(jì)中顯得尤其重要．阻抗控制技術(shù)包括了以下兩方面含義：
- 阻抗控制的PCB信號(hào)線是指沿高速PCB信號(hào)線各處阻抗連續(xù)，也就是說同一個(gè)網(wǎng)絡(luò)上阻抗是一個(gè)常數(shù)。
- 阻抗控制的PCB板是指PCB板上所有網(wǎng)絡(luò)的阻抗都控制在一定的范圍以內(nèi)，如20-75Ω。
設(shè)計(jì)工程師需要用到傳輸線理論或者借助EDA工具來實(shí)現(xiàn)阻抗控制。而PCB加工廠商則要依靠先進(jìn)的工藝和高性能的儀器和測(cè)試技術(shù)來保證阻抗控制技術(shù)的精確性。所以PCB廠商可能需要通過改變?cè)O(shè)計(jì)中的尺寸和間距來實(shí)現(xiàn)阻抗控制。
分析和測(cè)量是阻抗控制技術(shù)中很重要的一個(gè)環(huán)節(jié)，光板測(cè)試尤其重要而且精確。所以PCB設(shè)計(jì)工程師必須在設(shè)計(jì)中制定關(guān)鍵信號(hào)線的阻抗以及允許誤差，并且密切協(xié)調(diào)PCB加工廠商的工作，確保符合所有的設(shè)計(jì)規(guī)范。
阻抗控制的PCB信號(hào)技術(shù)有很多種：嵌入式微帶線、非對(duì)稱帶狀線、對(duì)稱帶狀線、邊緣耦合帶涂層的微帶線、邊緣耦合非對(duì)稱帶狀線、輻射耦合的帶狀線等。從電路和PCB設(shè)計(jì)工程師的角度來說，要根據(jù)系統(tǒng)設(shè)計(jì)要求，嚴(yán)格計(jì)算阻抗，控制信號(hào)線的幾何尺寸，并將這些關(guān)鍵的阻抗控制信號(hào)線的阻抗和誤差的要求，明確以文檔的方式遞交給PCB加工廠，且要求PCB加工廠遞交實(shí)現(xiàn)加工測(cè)試的詳細(xì)報(bào)告。對(duì)于設(shè)計(jì)工程師的特定要求，PCB加工廠商通常采取在PCB設(shè)計(jì)拼板的外圍加上測(cè)試卡棒條，依據(jù)加工工藝，運(yùn)用先進(jìn)的測(cè)試技術(shù)，來調(diào)整關(guān)鍵信號(hào)線的幾何尺寸和間距。
3．設(shè)計(jì)空間探測(cè)技術(shù)
設(shè)計(jì)空間探測(cè)是應(yīng)用廣泛的高速設(shè)計(jì)和規(guī)劃技術(shù)。在設(shè)計(jì)的早期階段，比如系統(tǒng)設(shè)計(jì)階段、原理圖設(shè)計(jì)階段或者是PCB布線前階段，可以使用EDA工具來考察關(guān)鍵網(wǎng)絡(luò)的匹配方式、匹配元器件值、拓?fù)浣Y(jié)構(gòu)、布線長(zhǎng)度、基板材料、板層結(jié)構(gòu)等對(duì)信號(hào)完整性的影響。并且通過多參數(shù)的掃描分析，可以得到符合高速設(shè)計(jì)信號(hào)規(guī)范的設(shè)計(jì)空間。
4．高速PCB的集成電路芯片(IC)設(shè)計(jì)技術(shù)
在IC設(shè)計(jì)中同樣需要關(guān)注高速PCB的設(shè)計(jì)和分析。
高性能的FPGA芯片，需要考慮以下與高速PCB有關(guān)的因素：
- 恰當(dāng)?shù)剡\(yùn)用引腳的可重定位特性，限制高速PCB傳輸線的長(zhǎng)度，從而達(dá)到控 制延時(shí)和改善信號(hào)質(zhì)量的目的。
- 確保編程引腳的驅(qū)動(dòng)能力不要太強(qiáng)。
- 編程引腳的信號(hào)變化速率，在滿足時(shí)序等方面確保信號(hào)邊沿的跳變不要太快。
- 運(yùn)用編程引腳的工藝技術(shù)，如LVTTL、LVCMOS、LVDS、GTL、GTL+等，這樣可 以減少高速PCB板上元器件的使用。
ASIC芯片的設(shè)計(jì)同樣也要關(guān)注高速PCB設(shè)計(jì)方面的情況，突出體現(xiàn)為：根據(jù)高速PCB板的要求來選擇ASIC芯片的I/O緩沖器，以及芯片的封裝工藝和技術(shù)。SI工程師根據(jù)ASIC加工廠商提供的I/O緩沖器模型，以及封裝廠商提供的封裝模型，將ASIC芯片放在高速PCB中進(jìn)行仿真分析。從中選擇符合ASIC功能要求、高速PCB性能要求、成本和成品率等綜合因素的解決方案。
5．板級(jí)、系統(tǒng)級(jí)EMC設(shè)計(jì)技術(shù)
目前可行的EMC設(shè)計(jì)技術(shù)包括EMC專家系統(tǒng)和EMC設(shè)計(jì)規(guī)則。它是企業(yè)內(nèi)部建立的一整套可行的EMC設(shè)計(jì)規(guī)則，這些規(guī)則可能是以文檔檢查列表的方式給出，再由工程師去仔細(xì)檢查設(shè)計(jì)的電路圖，或者PCB版圖確保沒有仟何的規(guī)則違反，也可能將這些設(shè)計(jì)規(guī)則編程到EMC專家系統(tǒng)中，由EDA工具來自動(dòng)檢查。
(六)、PCB板的靜電釋放(ESD)設(shè)計(jì)
許多產(chǎn)品設(shè)計(jì)工程師通常在產(chǎn)品進(jìn)入到生產(chǎn)環(huán)節(jié)時(shí)才著手考慮抗靜電釋放(ESD)的問題。如果電子設(shè)備不能通過抗靜電釋放測(cè)試，通常最終的方案都要采用昂貴的元器件，還要在制造過程中采用手工裝配，甚至需要重新設(shè)計(jì)。因此，產(chǎn)品的進(jìn)度勢(shì)必受到影響。
即使經(jīng)驗(yàn)豐富的設(shè)計(jì)工程師，也可能并不知道設(shè)計(jì)中的哪些部分有利于抗靜電釋放(ESD)。大多數(shù)電子設(shè)備在生命期內(nèi)99％的時(shí)間都處于一個(gè)充滿ESD的環(huán)境之中，ESD可能不自人體、家具、甚至設(shè)備自身內(nèi)部。電子設(shè)備完全遭受ESD損毀比較少見，然而ESD干擾卻很常見，它會(huì)導(dǎo)致設(shè)備鎖死、復(fù)位、數(shù)據(jù)丟失和不可靠。其結(jié)果可能是在寒冷干燥的冬季電子設(shè)備經(jīng)常出現(xiàn)故障，但是維修時(shí)又顯示正常，這樣勢(shì)必影響用戶對(duì)電子設(shè)備及其制造商的信心。
1．ESD產(chǎn)生的機(jī)理
一個(gè)充電的導(dǎo)體接近另一個(gè)導(dǎo)體時(shí)，兩個(gè)導(dǎo)體之間會(huì)建立一個(gè)很強(qiáng)的電場(chǎng)，產(chǎn)生由電場(chǎng)引起的擊穿。當(dāng)兩個(gè)導(dǎo)體之間的電壓超過它們之間空氣和絕緣介質(zhì)的擊穿電壓時(shí)，就會(huì)產(chǎn)生ESD電弧。在0.7ns到10ns的時(shí)間里，ESD電弧電流會(huì)達(dá)到幾十安培甚至超過100A。ESD電弧會(huì)產(chǎn)生一個(gè)頻率范圍在1MHz-500MHz的強(qiáng)磁場(chǎng)，并感性耦合到鄰近的每一個(gè)布線環(huán)路，在距離ESD電弧10cm范圍產(chǎn)生15A以上的電流，4KV以上的高壓。ESD電弧將一直維持到兩個(gè)導(dǎo)體接觸短路或者電流低到不能維持電弧為止。
2．抗ESD的PCB布局與布線設(shè)計(jì)
- 盡可能使用多層PCB板結(jié)構(gòu)，在PCB板內(nèi)層布置專門的電源和地平面。 采用旁路和退耦電容。盡量將每一個(gè)信號(hào)層都緊靠一個(gè)電源層或地線層，對(duì)于頂層和底層表面都有元器件、具有很短連接線以及許多填充地的高 密度PCB，可以考慮使用內(nèi)層走線。
- 確保每一個(gè)功能電路和各功能電路之間的元器件布局盡可能緊湊，對(duì)易受ESD影響的電路或敏感元器件，應(yīng)該放在靠近PCB板中心的區(qū)域，這樣其它的電路可以為它們提供一定的屏蔽作用。在能被ESD直接擊中的區(qū)域，每一個(gè)信號(hào)線附近都要布一條地線。
- 在ESD容易進(jìn)入的設(shè)備I/O接口處以及人手經(jīng)常需要觸摸或操作的位置，比如復(fù)位鍵、通訊口、開/關(guān)機(jī)鍵、功能按鍵等。通常在接收端放置瞬態(tài)保護(hù)器、串聯(lián)電阻或磁珠。
- 要確保信號(hào)線盡可能短，信號(hào)線的長(zhǎng)度大于12inch(30cm)時(shí)，一定要平行布一條地線。
- 確保信號(hào)線和相應(yīng)回路之間的環(huán)路面積盡可能小，對(duì)于長(zhǎng)信號(hào)每隔幾厘米或幾英寸調(diào)換信號(hào)線和地線的位置來減小環(huán)路面積。
- 確保電源和地之間的環(huán)路面積盡可能小，在靠近集成電路芯片(IC)每一個(gè)電源管腳的地方放置一個(gè)高頻電容。
- 在可能的情況下，要用地填充未使用的區(qū)域，每隔<2inch(5cm)距離將所有層的填充地連起來。
- 電源或地平面上開口長(zhǎng)度超過8mm時(shí)，要用窄的導(dǎo)線將開口兩側(cè)連接起來。
- 復(fù)位線、中斷信號(hào)線、或者邊沿觸發(fā)信號(hào)線不能布置在靠近PCB板邊沿的地方。
- 在PCB板的整個(gè)外圍四周布置環(huán)形地通路，盡可能使所有層的環(huán)形地寬度大于100mil(2.54mm)。每隔500mil(12.7mm)用過孔將所有層的環(huán)形地連接起來，信號(hào)線距離環(huán)形地>20mil(0.5mm)。
(七)．高速PCB中的過孔設(shè)計(jì) 在高速PCB設(shè)計(jì)中，看似簡(jiǎn)單的過孔往往也會(huì)給電路的設(shè)計(jì)帶來很大的負(fù)面效應(yīng)。為了減小過孔的寄生效應(yīng)帶來的不利影響，在設(shè)計(jì)中可以盡量做到：
- 從成本和信號(hào)質(zhì)量?jī)煞矫婵紤]，選擇合理尺寸的過孔大小。比如對(duì)6-10層的內(nèi)存模塊PCB設(shè)計(jì)來說，選用10/20Mil(鉆孔/焊盤)的過孔較好，對(duì)于一些高密度的小尺寸的板子，也可以嘗試使用8/18Mil的過孔。目前技術(shù)條件下，很難使用更小尺寸的過孔了。對(duì)于電源或地線的過孔則可以考慮使用較大尺寸，以減小阻抗。
- 使用較薄的PCB板有利于減小過孔的兩種寄生參數(shù)(寄生電容和寄生電感)。
- PCB板上的信號(hào)走線盡量不換層，也就是說盡量不要使用不必要的過孔。
- 電源和地的管腳要就近打過孔，過孔和管腳之間的引線越短越好，因?yàn)樗鼈儠?huì)導(dǎo)致電感的增加。同時(shí)電源和地的引線要盡可能粗，以減少阻抗。
- 在信號(hào)換層的過孔附近放置一些接地的過孔，以便為信號(hào)提供最近的回路。甚至可以在PCB板上大量放置一些多余的接地過孔。
