開發(fā)復(fù)雜芯片的成本可能高達(dá)15億美元，而功耗/性能優(yōu)勢可能會降低。
隨著芯片制造商開始提高市場上的10nm / 7nm技術(shù)的供應(yīng)量，芯片產(chǎn)業(yè)鏈上的供應(yīng)商也正在為3納米（3nm）的下一代晶體管類型的開發(fā)做準(zhǔn)備。
有些公司已經(jīng)宣布了3納米（3nm）工藝的具體開發(fā)計劃，但向這個工藝節(jié)點的過渡預(yù)計將是漫長而坎坷的，并且將充滿一系列技術(shù)和成本方面的挑戰(zhàn)。例如，3納米（3nm）芯片的設(shè)計成本可能會超過引人側(cè)目的10億美元。此外，在3納米（3nm）工藝在技術(shù)上還有幾個不確定因素可能會在一夜之間改變一切。
但是，這個領(lǐng)域中還沒有任何人想缺席。三星和GlobalFoundries分別宣布計劃開發(fā)一種稱為納米片F(xiàn)ET（nanosheet FET）的新晶體管技術(shù)，即所謂的3nm可變柵寬度芯片技術(shù)。舉例來說，三星希望在2019年之前推出PDK（0.01版），并計劃在2021年前投入生產(chǎn)。與此同時，臺積電（TSMC）正在探索3納米的納米片F(xiàn)ET（ nanosheet FETs）和其相關(guān)技術(shù)--納米線FET（nanowire FETs）技術(shù)，但是臺積電（TSMC）目前尚未公布其最終計劃。與此同時，英特爾（Intel）并沒有談?wù)撍?納米工藝節(jié)點的開發(fā)計劃。
晶體管在芯片中是用作開關(guān)使用的。目前作為領(lǐng)先的晶體管設(shè)計工藝，finFET已經(jīng)攀升到了16nm / 14nm和10nm / 7nm的工藝節(jié)點等級。 2010年前后，預(yù)計將出現(xiàn)5nm（5納米）的finFETs，但是除非有新的技術(shù)突破，否則finFETs的工藝演進(jìn)可能會止步于3nm工藝節(jié)點。
圖1：FinFET與平面：來源：Lam Research
這就是為什么該行業(yè)正在探索納米薄片（nanosheet）和納米線（nanowire）FETs，這些納米薄片（nanosheet）和納米線（nanowire）FETs被視為當(dāng)今finFETs的演進(jìn)進(jìn)化的關(guān)鍵步驟。在finFETs中，電流的控制是通過在鰭（fin）的三個側(cè)面的每一個面上實施柵極來實現(xiàn)的。
納米片和納米線FET都被歸類為全柵（gate-all-around）技術(shù)。他們在結(jié)構(gòu)的四個側(cè)面實施了一個柵極，從而能夠更好地控制電流。在納米片/納米線（nanosheet/nanowire）中，將finFET放置在其側(cè)面，然后把它們分成組成芯片溝道（channels）的分離的水平片，并且有一個柵極圍繞著溝道（channel）。
與納米線（nanowires）相比，納米片（nanosheet ）FET具有更寬的溝道（channel），這意味著器件中的性能和所需的驅(qū)動電流更高。這就是為什么納米片（nanosheets）在市場上獲得更多關(guān)注的原因。
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