1.1.2 IP 復(fù)用技術(shù)
SoC 的設(shè)計(jì)基礎(chǔ)是IP（Intellectual Property）復(fù)用技術(shù)。
SoC 芯片需要集成一個(gè)復(fù)雜的系統(tǒng)，這導(dǎo)致了它具有比較復(fù)雜的結(jié)構(gòu)，如果是從頭開始完成芯片設(shè)計(jì)，顯然將花費(fèi)大量的人力物力。另外，現(xiàn)在電子產(chǎn)品的生命期正在不斷縮短，這要求芯片的設(shè)計(jì)可以在更短的周期內(nèi)完成。為了加快SoC 芯片設(shè)計(jì)的速度，人們將已有的IC 電路以模塊的形式，在SoC 芯片設(shè)計(jì)中調(diào)用，從而簡(jiǎn)化芯片的設(shè)計(jì)，縮短設(shè)計(jì)時(shí)間，提高設(shè)計(jì)效率。這些可以被重復(fù)使用的IC 模塊就叫做IP 模塊（或者系統(tǒng)宏單元、芯核、虛擬器件）。
IP 模塊是一種預(yù)先設(shè)計(jì)好，已經(jīng)過驗(yàn)證，具有某種確定功能的集成電路、器件或部件。它有3 種不同形式：軟IP 核(soft IP core)、固IP 核(firm IP core)和硬IP 核(hard IP core)。
1．軟IP 核
軟IP 核主要是基于IP 模塊功能的描述。它在抽象的較高層次上對(duì)IP 的功能進(jìn)行描述，并且已經(jīng)過行為級(jí)設(shè)計(jì)優(yōu)化和功能驗(yàn)證。它通常以HDL 文檔的形式提交給用戶，文檔中一般包括邏輯描述、網(wǎng)表，以及一些可以用于測(cè)試，但不能物理實(shí)現(xiàn)的文件。使用軟IP，用戶可以綜合出正確的門電路級(jí)網(wǎng)表，進(jìn)行后續(xù)結(jié)構(gòu)設(shè)計(jì)，并借助EDA 綜合工具與其他外部邏輯電路結(jié)合成一體，設(shè)計(jì)出需要的器件。雖然，軟IP 的靈活性大，可移植性好，但同硬IP 相比，因?yàn)樗缓腥魏尉唧w的物理信息，所以如果后續(xù)設(shè)計(jì)不當(dāng)，很可能導(dǎo)致設(shè)計(jì)失敗。另外，后續(xù)的布局布線工作也將花費(fèi)大量的時(shí)間。
2．硬IP 核
硬IP 核主要是基于IP 模塊物理結(jié)構(gòu)的描述。它提供給用戶的形式是電路物理結(jié)構(gòu)掩模版圖和全套工藝文件，是可以拿
來就用的全套技術(shù)。其優(yōu)點(diǎn)為，完成了全部的前端和后端設(shè)計(jì)，已有固定的電路布局局和具體工藝，可以確保性能，并縮短SoC 的設(shè)計(jì)時(shí)間。但因?yàn)槠潆娐凡季趾凸に囀枪潭ǖ?，同時(shí)也導(dǎo)致了靈活性較差，難以移植到不同的加工工藝。
3．固IP 核
固IP 核主要是基于IP 模塊結(jié)構(gòu)的描述，可以理解為介于硬IP 和軟IP 之間的IP 核。固IP 一般以門電路級(jí)網(wǎng)表和對(duì)應(yīng)具體工藝網(wǎng)表的混合形式提交用戶使用。以便用戶根據(jù)需要進(jìn)行修改，使它適合某種可實(shí)現(xiàn)的工藝流程。近年來電子產(chǎn)品的更新?lián)Q代周期不斷縮短，而系統(tǒng)芯片的復(fù)雜程度卻在增長(zhǎng)，為了緩和這一矛盾，SoC 設(shè)計(jì)普遍采用基于IP 模塊的設(shè)計(jì)方法。因?yàn)镮P
模塊是預(yù)先設(shè)計(jì)好的，并通過了驗(yàn)證，設(shè)計(jì)者可以把注意力集中于整個(gè)系統(tǒng)，而不必考慮各個(gè)模塊的正確性和性能，這除了能縮短SoC 芯片設(shè)計(jì)的時(shí)間外，還能降低設(shè)計(jì)和制造成本，提高可靠性。IP 重用技術(shù)使芯片設(shè)計(jì)從以硬件為中心，逐漸轉(zhuǎn)向以軟件為中心，從門級(jí)的設(shè)計(jì)，轉(zhuǎn)向IP 模塊和IP 接口級(jí)的設(shè)計(jì)。
構(gòu)建一個(gè)系統(tǒng)是個(gè)復(fù)雜的過程，實(shí)際應(yīng)用中，設(shè)計(jì)者往往到設(shè)計(jì)的后期才可以明確軟件和硬件要實(shí)現(xiàn)的功能，系統(tǒng)要達(dá)到的性能等具體指標(biāo)。而這些指標(biāo)又實(shí)際決定了該選擇哪個(gè)IP 模塊。當(dāng)然，不是所需要的IP 內(nèi)核模塊都可以從市場(chǎng)上買得到，為了壟斷市場(chǎng)，一些公司開發(fā)出來的關(guān)鍵IP 內(nèi)核模塊是不愿意授權(quán)轉(zhuǎn)讓的。像這樣的IP 內(nèi)核模塊就只有自己組織力量來開發(fā)了。
1.1.3 SoC 技術(shù)的優(yōu)缺點(diǎn)
SoC 具有以下幾方面的優(yōu)勢(shì)。
(1) 降低耗電量：隨電子產(chǎn)品向小型化、便攜化發(fā)展，對(duì)其省電需求將大幅提升，由于SoC 產(chǎn)品多采用內(nèi)部訊號(hào)的傳輸，可以大幅降低功耗。
(2) 減少體積：數(shù)顆IC 整合為一顆SoC 后，可有效縮小電路板上占用的面積，達(dá)到重量輕、體積小的特色。
(3) 豐富系統(tǒng)功能：隨微電子技術(shù)的發(fā)展，在相同的內(nèi)部空間內(nèi)，SoC 可整合更多的功能元件和組件，豐富系統(tǒng)功能。
(4) 提高速度：隨著芯片內(nèi)部信號(hào)傳遞距離的縮短，信號(hào)的傳輸效率將提升，而使產(chǎn)品性能有所提高。
(5) 節(jié)省成本：理論上，IP 模塊的出現(xiàn)可以減少研發(fā)成本，降低研發(fā)時(shí)間，可適度節(jié)省成本。不過，在實(shí)際應(yīng)用中，由于芯片結(jié)構(gòu)的復(fù)雜性增強(qiáng)，也有可能導(dǎo)致測(cè)試成本增加，及生產(chǎn)成品率下降。雖然，使用基于IP 模塊的設(shè)計(jì)方法可以簡(jiǎn)化系統(tǒng)設(shè)計(jì)，縮短設(shè)計(jì)時(shí)間，但隨著SoC 復(fù)雜性的提高和設(shè)計(jì)周期的進(jìn)一步縮短，也為IP 模塊的重用帶來了許多問題：
(1) 要將IP 模塊集成到SoC 中，要求設(shè)計(jì)者完全理解復(fù)雜IP 模塊的功能、接口和電氣特性，如微處理器、存儲(chǔ)器控制器、總線仲裁器等。
(2) 隨著系統(tǒng)的復(fù)雜性的提高，要得到完全吻合的時(shí)序也越來越困難。即使每個(gè)IP 模塊的布局是預(yù)先定義的，但把它們集成在一起仍會(huì)產(chǎn)生一些不可預(yù)見的問題，如噪聲，這些對(duì)系統(tǒng)的性能有很大的影響。IP 模塊的標(biāo)準(zhǔn)化可以在一定程度上解決上述問題。過去，各個(gè)芯片設(shè)計(jì)公司、IP 廠商和EDA 公司以自己內(nèi)部的規(guī)范作為設(shè)計(jì)標(biāo)準(zhǔn)，但隨著SoC 設(shè)計(jì)的中心向用戶端的轉(zhuǎn)移，IP 模塊的廣泛使用，以及越來越多EDA 工具的出現(xiàn)，這些內(nèi)部標(biāo)準(zhǔn)已經(jīng)無法適應(yīng)SoC 設(shè)計(jì)的需要。為了解決IP 模塊的接口和通信協(xié)議問題，SoC 的主要供應(yīng)商開發(fā)了自己的SoC 片上總線結(jié)構(gòu)標(biāo)準(zhǔn)，如IBM 的Core Connect 和ARM 的AMBA，這些
總線結(jié)構(gòu)通常與一個(gè)處理器體系結(jié)構(gòu)相關(guān)聯(lián)，如PowerPC 或ARM。對(duì)公共通信原理、公共設(shè)計(jì)格式以及設(shè)計(jì)質(zhì)量測(cè)量和保證的統(tǒng)一方法的需求推動(dòng)了SoC 標(biāo)準(zhǔn)化的發(fā)展。所以，國(guó)際上出現(xiàn)了多個(gè)類似VSIA 這樣的SoC標(biāo)準(zhǔn)化組織，VSIA 于1996 年成立，目前有200 多個(gè)成員，其目標(biāo)是建立統(tǒng)一的系統(tǒng)級(jí)芯片業(yè)的目標(biāo)和技術(shù)標(biāo)準(zhǔn)，通過規(guī)定開放標(biāo)準(zhǔn)，方便不同IP 模塊
的集成。
1.1.4 嵌入式系統(tǒng)設(shè)計(jì)方法
常見嵌入式系統(tǒng)經(jīng)常采用以下3 種設(shè)計(jì)方法。
1．使用PCB CAD 軟件和在線仿真器（ICE）
這種方法主要如下：
(1) 根據(jù)嵌入式應(yīng)用系統(tǒng)要實(shí)現(xiàn)的功能要求，對(duì)系統(tǒng)功能細(xì)化，分成若干功能模塊，畫出系統(tǒng)功能框圖，再對(duì)功能模塊進(jìn)行硬件和軟件功能實(shí)現(xiàn)的分配。
(2) 硬件設(shè)計(jì)主要是根據(jù)性能參數(shù)要求對(duì)各功能模塊所需要使用的元器件進(jìn)行選擇和組合，經(jīng)過功能檢驗(yàn)和性能測(cè)試后，找到相對(duì)優(yōu)化的方案，畫出電路原理圖。接著，使用印制板(PCB)計(jì)算機(jī)輔助設(shè)計(jì)(CAD)軟件對(duì)系統(tǒng)的元器件進(jìn)行布局和布線，印制板加工、裝配和硬件調(diào)試。
(3) 軟件設(shè)計(jì)貫穿了整個(gè)系統(tǒng)的設(shè)計(jì)過程，包括任務(wù)分析、資源分配、模塊劃分、流程設(shè)計(jì)和細(xì)化、編碼調(diào)試等。軟件設(shè)計(jì)的工作量主要集中在程序調(diào)試，最有效的調(diào)試工具就是在線仿真器。
2. 使用EDA 工具軟件和EOS 為開發(fā)平臺(tái)
隨著半定制邏輯器件技術(shù)經(jīng)歷了可編程邏輯陣列PLA、可編程陣列邏輯PAL、通用陣列邏輯GAL、復(fù)雜可編程邏輯器件CPLD 和現(xiàn)場(chǎng)可編程門陣列FPGA 的發(fā)展過程，器件的集成度和性能不斷提高。使用這些半定制器件，設(shè)計(jì)人員可以把原先要用印制板線路互連的若干標(biāo)準(zhǔn)邏輯器件自制成專用集成電路(ASIC)，這樣，不但可以降低系統(tǒng)綜合成本、提高系統(tǒng)性能，而且還不需要設(shè)計(jì)人員精通半導(dǎo)體工藝和片內(nèi)集成電路布局和布線的知識(shí)。
使用該方法，設(shè)計(jì)人員從選擇和使用標(biāo)準(zhǔn)通用集成電路器件，逐步轉(zhuǎn)向使用EDA 工具軟件自己設(shè)計(jì)和制作需要的集成電路器件。然后通過自下而上的設(shè)計(jì)方法，把自制的集成電路、可編程外圍器件與嵌入式微處理器或微控制器在印制板上布局、布線構(gòu)成系統(tǒng)。
3．使用SoC 的設(shè)計(jì)技術(shù)
SoC 的設(shè)計(jì)技術(shù)，是從“集成電路”級(jí)設(shè)計(jì)到“集成系統(tǒng)”級(jí)設(shè)計(jì)轉(zhuǎn)變的結(jié)果。其設(shè)計(jì)是從整個(gè)系統(tǒng)性能出發(fā)，把微處理器、模型算法、外圍器件乃至器件的設(shè)計(jì)緊密結(jié)合起來，并通過系統(tǒng)軟件和硬件的協(xié)同設(shè)計(jì)，在單個(gè)芯片上完成整個(gè)系統(tǒng)的功能。當(dāng)然，實(shí)際應(yīng)用時(shí)，不是所有的系統(tǒng)都能在一個(gè)芯片上實(shí)現(xiàn)的，也許要使用幾個(gè)芯片。SoC 設(shè)計(jì)的基礎(chǔ)就是通過授權(quán)，使用成熟優(yōu)化的IP 內(nèi)核模塊來進(jìn)行設(shè)計(jì)集成和二次開發(fā)，提高系統(tǒng)設(shè)計(jì)周期和可靠性。總的來說，購買IP 內(nèi)核模塊不僅可以降低開發(fā)風(fēng)險(xiǎn)，還能節(jié)省開發(fā)費(fèi)用。這3 種設(shè)計(jì)方法各有各的應(yīng)用范圍。一般，前2 種方法多是用來設(shè)計(jì)較為簡(jiǎn)單的應(yīng)用系統(tǒng)，而復(fù)雜的系統(tǒng)則多采用第3 種方法。
1.1.5 簡(jiǎn)單設(shè)計(jì)流程
用SoC 技術(shù)設(shè)計(jì)系統(tǒng)芯片，一般先要進(jìn)行軟硬件劃分，將設(shè)計(jì)基本分為SOC 設(shè)計(jì)初級(jí)培訓(xùn)（Altera 篇）兩部分：芯片硬件設(shè)計(jì)和軟件協(xié)同設(shè)計(jì)。芯片硬件設(shè)計(jì)包括：
1．功能設(shè)計(jì)階段。
設(shè)計(jì)人員產(chǎn)品的應(yīng)用場(chǎng)合，設(shè)定一些諸如功能、操作速度、接口規(guī)格、環(huán)境溫度及消耗功率等規(guī)格，以做為將來電路設(shè)計(jì)時(shí)的依據(jù)。更可進(jìn)一步規(guī)劃軟件模塊及硬件模塊該如何劃分，哪些功能該整合于SOC 內(nèi)，哪些功能可以設(shè)計(jì)在電路板上。
2．設(shè)計(jì)描述和行為級(jí)驗(yàn)證
能設(shè)計(jì)完成后，可以依據(jù)功能將SOC 劃分為若干功能模塊，并決定實(shí)現(xiàn)這些功能將要使用的IP 核。此階段將接影響了SOC 內(nèi)部的架構(gòu)及各模塊間互動(dòng)的訊號(hào)，及未來產(chǎn)品的可靠性。決定模塊之后，可以用VHDL 或Verilog 等硬件描述語言實(shí)現(xiàn)各模塊的設(shè)計(jì)。接著，利用VHDL 或Verilog 的電路仿真器，對(duì)設(shè)計(jì)進(jìn)行功能驗(yàn)證（function simulation，或行為驗(yàn)證 behavioral simulation）。
注意，這種功能仿真沒有考慮電路實(shí)際的延遲，但無法獲得精確的結(jié)果。
3．邏輯綜合
確定設(shè)計(jì)描述正確后，可以使用邏輯綜合工具（synthesizer）進(jìn)行綜合。綜合過程中，需要選擇適當(dāng)?shù)倪壿嬈骷欤╨ogic cell library），作為合成邏輯電路時(shí)的參考依據(jù)。硬件語言設(shè)計(jì)描述文件的編寫風(fēng)格是決定綜合工具執(zhí)行效率的一個(gè)重要因素。事實(shí)上，綜合工具支持的HDL 語法均是有限的，一些過于抽象的語法只適于做為系統(tǒng)評(píng)估時(shí)的仿真模型，而不能被綜合工具接受。邏輯綜合得到門級(jí)網(wǎng)表。
4．門級(jí)驗(yàn)證（Gate-Level Netlist Verification）
門級(jí)功能驗(yàn)證是寄存器傳輸級(jí)驗(yàn)證。主要的工作是要確認(rèn)經(jīng)綜合后的電路是否符合功能需求，該工作一般利用門電路級(jí)驗(yàn)證工具完成。注意，此階段仿真需要考慮門電路的延遲。
5．布局和布線
布局指將設(shè)計(jì)好的功能模塊合理地安排在芯片上，規(guī)劃好它們的位置。布線則指完成各模塊之間互連的連線。注意，各模塊之間的連線通常比較長(zhǎng)，因此，產(chǎn)生的延遲會(huì)嚴(yán)重影響SOC的性能，尤其在0.25 微米制程以上，這種現(xiàn)象更為顯著。
6．電路仿真
在這個(gè)階段，除了重復(fù)驗(yàn)證SOC 的功能是否外，還需要確認(rèn)在考慮門電路延遲和連線延遲的條件之下，電路能否正常運(yùn)作。
電路仿真是基于最終時(shí)序的版圖后仿真，往往作為流片前簽收sign-off 的條件。所有時(shí)序的仿真，一般是使用SDF（標(biāo)準(zhǔn)延時(shí)）文件來輸入延時(shí)信息。由于需要考慮的參考很多，這次仿真時(shí)間將數(shù)倍于先前的仿真。同時(shí)進(jìn)行的軟件協(xié)同設(shè)計(jì)，要考慮指令集、指令編譯系統(tǒng)、開發(fā)集成環(huán)境、模擬仿真設(shè)備等。在硬件和軟件設(shè)計(jì)的過程中，需要進(jìn)行系統(tǒng)驗(yàn)證，一般對(duì)于數(shù)字電路采用FPGA 基本就可以實(shí)現(xiàn)驗(yàn)證過程，而對(duì)于數(shù)?；旌想娐返南到y(tǒng)芯片來說，驗(yàn)證則要復(fù)雜得多。
如圖1-1 所示，就是SOC 開發(fā)的一個(gè)簡(jiǎn)單流程。
圖1-1 SOC 開發(fā)的簡(jiǎn)單流程
除了擁有經(jīng)驗(yàn)豐富的設(shè)計(jì)團(tuán)隊(duì)，成功的SoC 芯片設(shè)計(jì)還需要如下幾個(gè)方面的準(zhǔn)備和整合：
(1) 先進(jìn)的設(shè)計(jì)工具及可靠的設(shè)計(jì)方法。設(shè)計(jì)工具和方法決定了SoC 設(shè)計(jì)效率和芯片性能的基礎(chǔ)。對(duì)于在進(jìn)行具體的SoC 設(shè)計(jì)的同時(shí)，高效和及時(shí)的EDA 廠商的設(shè)計(jì)工具本地化支持，以及先進(jìn)設(shè)計(jì)方法的交流也是一個(gè)SoC 芯片設(shè)計(jì)成功及能持續(xù)提高的重要保證。
(2) 適當(dāng)?shù)腎P（包括IP 提供商及其IP 的選擇）和可靠的Library（包括Library 提供商的選擇）。
(3) Foundry 及其工藝的考慮和選擇。對(duì)于SoC 芯片設(shè)計(jì)，除了重視EDA 設(shè)計(jì)工具和方法的確定，整個(gè)芯片Tape-out 的供應(yīng)鏈的管理也非常重要，尤其是深亞微米（Deep Sub-Micron)的設(shè)計(jì)。其中包括，F(xiàn)oundry 及其制造工藝的確定，和與該工藝相對(duì)應(yīng)的IP 和Library 的選擇。先進(jìn)的EDA 設(shè)計(jì)工具和方法，適當(dāng)?shù)墓に?、IP 和Library 的確定可以降低芯片設(shè)計(jì)和制造中不必要的風(fēng)險(xiǎn)、時(shí)間延誤、和費(fèi)用支出，并提高芯片設(shè)計(jì)一次成功的可能。
1.2 SoPC
以往的SoC 設(shè)計(jì)依賴于固定的ASIC。其設(shè)計(jì)方法通常采用全定制和半定制電路設(shè)計(jì)方法，設(shè)計(jì)完成后如果不能滿足要求，經(jīng)常需要重新設(shè)計(jì)再進(jìn)行驗(yàn)證，這將導(dǎo)致開發(fā)周期變長(zhǎng)，開發(fā)成本增加。另外，如果要對(duì)固定ASIC 的設(shè)計(jì)進(jìn)行修改、升級(jí)，也將花費(fèi)昂貴的代價(jià)進(jìn)行重復(fù)設(shè)計(jì)。與ASIC 比較，可編程邏輯器件(PLD)的設(shè)計(jì)要靈活得多，它不僅開發(fā)周期較短，而且規(guī)模效應(yīng)具有成本優(yōu)勢(shì)。因此，著名的可編程邏輯器件生產(chǎn)廠家美國(guó)Altera 公司提出了基于PLD 的SoC 設(shè)計(jì)方案———SoPC (System on a Programmable Chip，片上可編程系統(tǒng))。
SoPC 是SoC 技術(shù)和可編程邏輯技術(shù)結(jié)合的產(chǎn)物，是一種特殊的嵌入式系統(tǒng)。首先它是SoC，即可以由單個(gè)芯片完成整個(gè)系統(tǒng)的主要邏輯功能；其次，它還是可編程系統(tǒng)，具有靈活的設(shè)計(jì)方式，可裁減、可擴(kuò)充、可升級(jí)，并具備一定的系統(tǒng)可編程功能。
1.2.1 SoPC 的特點(diǎn)
SoPC 設(shè)計(jì)技術(shù)涵蓋了嵌入式系統(tǒng)設(shè)計(jì)技術(shù)的全部?jī)?nèi)容，包括：以處理器和實(shí)時(shí)多任務(wù)操作系統(tǒng)（RTOS）為中心的軟件設(shè)計(jì)技術(shù)、以PCB 和信號(hào)分析為基礎(chǔ)的高速電路設(shè)計(jì)技術(shù)、軟硬件協(xié)同設(shè)計(jì)技術(shù)。SoPC 結(jié)合了SoC、PLD 和FPGA 各自的優(yōu)點(diǎn)，具備以下特點(diǎn)：
至少包含一個(gè)嵌入式處理器內(nèi)核
具有小容量片內(nèi)高速RAM 資源
豐富的IP Core 資源可供選擇
足夠的片上可編程邏輯資源
處理器調(diào)試接口和FPGA 編程接口
可能包含部分可編程模擬電路
單芯片、低功耗、微封裝
目前，0.13 微米的ASIC 產(chǎn)品制造價(jià)格仍然相當(dāng)昂貴，相反，集成了硬核或軟核CPU、DSP、存儲(chǔ)器、外圍I/O 及可編程邏輯的SoPC 芯片在應(yīng)用的靈活性和價(jià)格上有極大的優(yōu)勢(shì)。
1.2.2 SoPC 解決方案
近年來PLD 器件密度的提高，芯片規(guī)模的擴(kuò)大和性能的提升為SoPC 提供了物質(zhì)基礎(chǔ)。下面以Altera 公司的SoPC 解決方案為例，介紹一下SoPC 技術(shù)的應(yīng)用。
Altera 公司起初是生產(chǎn)可編程邏輯器件及其開發(fā)工具，并擁有一些IP 核的公司。隨著技術(shù)的發(fā)展，尤其是通信技術(shù)的發(fā)展，對(duì)帶寬和速度的要求越來越高，Altera 率先推出自己的SoPC 解決方案，將處理器、存儲(chǔ)器、I/O 口、LVDS、CDR 等系統(tǒng)設(shè)計(jì)需要的東西集成到一個(gè)PLD 器件上，構(gòu)建成一個(gè)可編程的片上系統(tǒng)。
1．Nios 軟核
在2000 年，Altera 發(fā)布了Nios 處理器，推出了一個(gè)基于APEX 系列FPGA的嵌入式處理器解決方案，這是Altera Excalibur 嵌入處理器計(jì)劃中的第一個(gè)產(chǎn)品，它將可編程邏輯器件和處理器的能力結(jié)合到了一起，成為業(yè)界第一款為可編程邏輯優(yōu)化的可配置處理器。
這種Nios 處理器是1 種參數(shù)化的軟核，設(shè)計(jì)人員可以通過編寫一些新的HDL 模塊或改寫已有HDL 模塊中的參數(shù)來對(duì)軟核進(jìn)行優(yōu)化，及增加外圍電路的功能。使用Nios 軟核的SoPC 解決方案具有如下特點(diǎn)：
(1) 可配置為32 位或16 位的CPU，使設(shè)計(jì)人員能夠在速度與占用資源上做出最優(yōu)選擇。
(2) 帶有大量的外設(shè)和接口庫，如UART、時(shí)鐘、DMA、SDRAM、并行I/O 等。這些特性使得SoC 的設(shè)計(jì)變得簡(jiǎn)單化，提高了設(shè)計(jì)可靠性，降低了設(shè)計(jì)成本。
Nios 軟核主要面向?qū)λ俣鹊囊蟛桓叩牡投藨?yīng)用，因?yàn)镹ios 軟核只占用芯片內(nèi)部很少的一部分邏輯單元，所以成本較低。同ASIC 相比較，如果將處理器放到ASIC 中，不但需要付給處理器廠商專利費(fèi)，而且ASIC 的投資大，風(fēng)險(xiǎn)也大。Nios 則沒有這個(gè)問題，由于它是可配置的，所以還可以應(yīng)用于Altera公司其他的FPGA 芯片上，如Stratix、APEX II 等。值得一提的是，Stratix 系列帶有DSP 功能塊，將Nios 核嵌入其中，可以提供比一般的DSP 更高的性能，加上本身具有的可編程功能，它將提供更高性能的DSP 應(yīng)用。
2．ARM922T 硬核
在速度要求較高的高端應(yīng)用，如通信領(lǐng)域，軟核的處理速度不夠，Altera就推出了基于ARM 硬核的SoPC 解決方案。例如，Excalibur EPXA1 中就使用了嵌入的ARM922T 硬核做為處理器，它具有如下特點(diǎn)：
(1) 芯片內(nèi)嵌入了200MHz (210MIPS)的ARM922T RISC(精簡(jiǎn)指令集計(jì)算機(jī)) CPU，并帶有容量各為8K 字節(jié)的指令和數(shù)據(jù)緩沖區(qū)。
(2) 芯片內(nèi)包含存儲(chǔ)器管理單元(MMU)，可以給RTOS (實(shí)時(shí)操作系統(tǒng))提供多線程的支持。
(3) 片上集成了存儲(chǔ)器和多種外部設(shè)備接口，包括：SRAM/DPRAM、UART、32 位時(shí)鐘、存儲(chǔ)器控制器等。Excalibur 系列將ARM 處理器的高速計(jì)算能力和可編程功能結(jié)合到一起，使設(shè)計(jì)人員從繁重的處理器設(shè)計(jì)工作中解脫出來，從而將大部分精力用在系統(tǒng)功能的實(shí)現(xiàn)上。當(dāng)應(yīng)用要求更高的性能時(shí)，Altera 還推出了更高速的硬核和更先進(jìn)的PLD結(jié)構(gòu)，提供給客戶一個(gè)更快速的解決方案。
3．EDA 開發(fā)工具
為了支持SoPC 的開發(fā)，Altera 公司還推出了一系列EDA 設(shè)計(jì)工具，如Quartus II，以及SoPC Builder。Quartus II 是一個(gè)集成開發(fā)環(huán)境，設(shè)計(jì)人員可在里面完成SoPC 的全部設(shè)計(jì)，包括系統(tǒng)的生成、編譯、仿真，并可以下載到開發(fā)器件中，進(jìn)行實(shí)時(shí)評(píng)估和驗(yàn)證。尤其，該軟件還可以集成SoPC Builder 開發(fā)工具，令SoPC 的開發(fā)更為便捷。
SoPC Builder 是一個(gè)自動(dòng)化的系統(tǒng)開發(fā)工具，可以簡(jiǎn)化SoPC 的設(shè)計(jì)工作。它提供了一個(gè)強(qiáng)大的設(shè)計(jì)平臺(tái)以搭建基于總線的系統(tǒng)，其內(nèi)部包含了一系列的模塊，如處理器、存儲(chǔ)器、總線、DSP 等IP 核。使用SoPC Buider，設(shè)計(jì)人員能夠快速地調(diào)用和集成內(nèi)建的IP 核庫，定義一個(gè)從硬件到軟件的完整系統(tǒng)。
1.3 常用總線和Ip
1.3.1 常用總線結(jié)構(gòu)
為了使IP 核集成更快速、更方便，縮短進(jìn)入市場(chǎng)的時(shí)間，迫切需要一種標(biāo)準(zhǔn)的互聯(lián)方案，在這一背景下產(chǎn)生的片上總線OCB（on-chip bus）技術(shù)。目前，基于IP 核互連的總線結(jié)構(gòu)較有影響力的有三種：IBM公司的Core Connect，
ARM 公司的AMBA(Advanced MicrocontrollerBusArchitecture)和SilicoreCorp公司的Wishbone。
1．CoreConnect 總線
IBM 公司的CoreConnect 總線提供了三種基本結(jié)構(gòu)：處理器內(nèi)部總線PLB(Processor Local Bus)、片上外圍總線OPB（On-ChipPeripheral Bus）和設(shè)備控制總線DCR（Device Control Register）。
(1) PLB 標(biāo)準(zhǔn)是為總線傳輸?shù)闹饕l(fā)出者和接受者之間提供高帶寬、低延遲的連接。其主要特征為：
高性能處理器內(nèi)部總線；
交疊的讀和寫功能（最快每周期兩次傳輸）；
支持分段傳輸；
讀和寫分開；
32～64 位數(shù)據(jù)總線；
32 位地址空間；
支持16～64 字節(jié)突發(fā)傳輸模式；
4 級(jí)仲裁優(yōu)先權(quán)；
特殊DMA（Direct Memory Access）模式。
(2) OPB 標(biāo)準(zhǔn)為連接具有不同的總線寬度及時(shí)序要求的外設(shè)和內(nèi)存提供了一條途徑，并盡量減小對(duì)PLB 性能的影響。其主要特性如下：
片上外圍總線、支持多個(gè)主設(shè)備；
32 位地址空間；
讀和寫數(shù)據(jù)總線分開；
8～32 位數(shù)據(jù)總線；
動(dòng)態(tài)總線寬度；
支持重試模式（如果主設(shè)備要求的從設(shè)備忙，主設(shè)備隔一段時(shí)間再次請(qǐng)求）；
支持突發(fā)（burst）傳輸模式；
支持DMA。
(3) DCR 是用來規(guī)范CPU 通用寄存器設(shè)備，控制寄存器之間傳輸數(shù)據(jù)。DCR 總線在內(nèi)存地址映射中取消了配置寄存器，減少取操作，增加處理器內(nèi)部總線的帶寬。其主要特征如下：
10 位地址總線；
32 位數(shù)據(jù)總線；
同步和異步的傳輸；
分布式結(jié)構(gòu)。
CoreConnect 擁有完備的一整套技術(shù)文檔，在技術(shù)上可行性較強(qiáng)，可以應(yīng)用在類似于工作站這樣的高性能系統(tǒng)的連接，對(duì)于簡(jiǎn)單的嵌入式應(yīng)用來說可能有點(diǎn)太復(fù)雜，提供的許多特性無法用到。
2．AMBA 總線
AMBA 總線體系結(jié)構(gòu)定義了2 種總線：AHB（Advanced High-performance Bus）和APB（Advance Peripheral Bus），如圖1-2 所示。
圖1-2 AMBA 總線體系結(jié)構(gòu)
(1) AHB 主要用于連接高性能、高吞吐率的設(shè)備，完成ARM 芯核與CPU外圍部分例如存儲(chǔ)通道控制器，DMA 控制器，SPI 接口等的整合。它的主要特性包括：
多控制器；
分段傳輸；
單周期總線控制權(quán)移交；
32～128 位總線寬；
包含一種訪問保護(hù)機(jī)制，用來區(qū)別特權(quán)訪問和無特權(quán)訪問模式，或指令和數(shù)據(jù)提取等；
突發(fā)傳輸模式最大為16 節(jié)；
訪問空間限制在32 位；
支持仲裁、REQ、GNT 和LOCK；
支持字節(jié)、半字和字傳輸。
(2) APB 是專為降低功耗以及接口復(fù)雜性而設(shè)計(jì)的外圍互聯(lián)總線,它常被用于連接一些低帶寬、低速傳輸?shù)耐庠O(shè)，主要特征如下：
低性能、低功率外圍總線；
單控制器；
32 位地址空間；
32 位數(shù)據(jù)總線；
分開讀和寫數(shù)據(jù)總線。
3．Wishbone 總線
Wishbone 總線是Silicore 公司推出的片上總線協(xié)議。它的結(jié)構(gòu)極其簡(jiǎn)單、靈活，又完全公開、完全免費(fèi)，獲得眾多支持。主要特征如下：
所有應(yīng)用使用一個(gè)總線體系結(jié)構(gòu)；
支持多控制器；
64 位地址空間；
8～64 位數(shù)據(jù)總線（可擴(kuò)展）；
單周期讀和寫；
支持重試；
支持內(nèi)存映射，F(xiàn)IFO（FISRT IN FIRSTO U T ）和十字互連接口；
由終端用戶定義仲裁方式。
同前2 種總線結(jié)構(gòu)相比，Wishbone 只定義了一種高速總線，在既需要高速總線又需要低速總線的系統(tǒng)中，使用兩個(gè)Wishbone 接口，比起設(shè)計(jì)兩個(gè)不同的接口要簡(jiǎn)單些。
4．Avalon 總線
這里，再介紹下將要用到的Avalon 總線。Avalon 總線發(fā)布于2000 年的秋天，是Altera 公司針對(duì)FPGAs 而設(shè)計(jì)的
一種SOPC 接口標(biāo)準(zhǔn)。它提供了各設(shè)備之間連接的接口，可以用于片上處理器和外設(shè)之間的連接。Avalon 總線具有支持SOPC，結(jié)構(gòu)簡(jiǎn)單和可參數(shù)化配置等特點(diǎn)。主要特征如下：
32 位地址空間，共計(jì)4Gbytes；
所有Avalon 總線信號(hào)都是和Avalon 總線時(shí)鐘同步的，這種設(shè)計(jì)簡(jiǎn)化了Avalon 總線的時(shí)序行為，便于和高速外設(shè)的連接；
地址、數(shù)據(jù)和控制信號(hào)使用獨(dú)立的端口，以簡(jiǎn)化外設(shè)的設(shè)計(jì)；
Avalon 總線自動(dòng)為所有外設(shè)產(chǎn)生片選信號(hào)，簡(jiǎn)化了Avalon 總線外設(shè)的設(shè)計(jì)；
支持多主設(shè)備結(jié)構(gòu)。多個(gè)主設(shè)備可以共存于Avalon 總線之中，Avalon 總線會(huì)自動(dòng)產(chǎn)生仲裁邏輯；
基于向?qū)У呐渲谩Ｓ脩艨梢允褂脠D形化的向?qū)砼渲肁valon 總線的相關(guān)參數(shù)；
動(dòng)態(tài)的總線寬度。Avalon 總線會(huì)自動(dòng)處理不同位寬設(shè)備間的信號(hào)，使不同位寬的設(shè)備可以順利通訊；
1.3.2 常用IP
眾多的IP 提供商包括純IP 提供商、設(shè)計(jì)服務(wù)公司等都可以向設(shè)計(jì)者提供各種各樣的IP 核。目前，比較著名的IP 提供商包括ARM、Rambus、Synopsys、TTPCom、ParthusCeva、Virage Logic、Artisan、MIPS、Mentor 和Mosys 等公司。如圖1-3 所示為2002 年各嵌入式內(nèi)核所占的市場(chǎng)份額。
圖1-3 2002 年各嵌入式內(nèi)核所占的市場(chǎng)份額
ARM 作為業(yè)內(nèi)領(lǐng)先的32 位嵌入式RISC(Reduced Instruction Set Computer CPU)微處理器解決方案供應(yīng)商，自1990 年正式成立以來，發(fā)展迅速。下面就以ARM 公司為例，進(jìn)行介紹。ARM 的IP 核技術(shù)包括芯片內(nèi)核、結(jié)構(gòu)延伸、軟件開發(fā)工具和片上系統(tǒng)解決方案，具有功耗低、性能高、成本低等特點(diǎn)。適用于多種領(lǐng)域，ARM 的用戶遍及多個(gè)行業(yè)，包括：汽車、消費(fèi)、娛樂、成像、工業(yè)、控制、網(wǎng)絡(luò)、存儲(chǔ)、安保和無線應(yīng)用。ARM 公司的“chipless”模式非常獨(dú)特，它從不直接介入芯片的生產(chǎn)和銷售領(lǐng)域，而是一直以IP 提供者的身份向各大半導(dǎo)體制造商出售知識(shí)產(chǎn)權(quán)。這種獨(dú)特的模式，使設(shè)計(jì)公司、OEM、軟件及工具開發(fā)公司及制造公司都與ARM結(jié)成了合作伙伴關(guān)系，使其半導(dǎo)體行業(yè)產(chǎn)業(yè)鏈上游的上游，成為許多全球性RISC 標(biāo)準(zhǔn)的締造者。目前，采用ARM 公司IP 核的半導(dǎo)體公司已多達(dá)103 家，包括Intel、TI、Motorola、ST、IBM、ADI、美國(guó)國(guó)家半導(dǎo)體、Infineon、NEC、LSI 等半導(dǎo)體巨擘，RTOS 軟件廠商超過50 家如微軟、WindRiver 等公司，EDA工具廠商超過30 家如Cadence、Synopsys 等。ARM 處理器核當(dāng)前有6 個(gè)系列產(chǎn)品ARM7，ARM9，ARM9E，ARM10E，SecurCore 以及ARM11 系列。進(jìn)一步還包括與其合作伙伴一同研發(fā)的產(chǎn)品，如Intel XScale 微體系結(jié)構(gòu)和StrongARM 產(chǎn)品。其中每一類又根據(jù)其包含的不同功能模塊而分成多種型號(hào)。在ARM 內(nèi)核中常用的四個(gè)模塊分別用T、D、M 和I 來表示，它們可供生產(chǎn)廠商根據(jù)不同用戶的需求來選擇配置。
(1) T 表示Thumb，該內(nèi)核可從16 位指令集擴(kuò)充到32 位ARM 指令集。
(2) D 表示Debug，該內(nèi)核中包含可用于調(diào)試的結(jié)構(gòu)，通常為一個(gè)邊界掃
描鏈JTAG，以便進(jìn)入CPU 調(diào)試模式，從而進(jìn)行斷點(diǎn)設(shè)置、單步調(diào)試等工作。
(3) M 表示Multiplier，是8 位乘法器。
(4) I 表示Embedded ICE Logic，包含用于實(shí)現(xiàn)斷點(diǎn)觀測(cè)及變量觀測(cè)的邏輯電路，其中的TAP 控制器可接入到邊界掃描鏈。
1．ARM7
ARM7采用ARMV4T結(jié)構(gòu)，分為三級(jí)流水，空間統(tǒng)一的指令與數(shù)據(jù)Cache，平均功耗為0.6mW/MHz，時(shí)鐘速度為20MHz～133MHz，每條指令平均需要1.9 個(gè)時(shí)鐘周期，處理速度為0.9MIPS/MHz。其中的ARM710，ARM720 和ARM740 為內(nèi)帶Cache 的ARM 核。ARM 7 的運(yùn)算速度一般為150DMIPS。ARM7 是小型、快速、低能耗、集成式RISC 內(nèi)核，廣泛應(yīng)用于手持式計(jì)
算、數(shù)據(jù)通信和消費(fèi)類多媒體。
2．ARM9
ARM9 采用ARMV4T 結(jié)構(gòu)，采用五級(jí)流水處理以及分離的Cache 結(jié)構(gòu)，平均功耗為0.7mW/MHz。時(shí)鐘速度為100MHz～233MHz，每條指令平均需要1.5 個(gè)時(shí)鐘周期，處理速度為1.1MIPS/MHz。其中，ARM920、ARM940 和ARM9E 為含Cache 的CPU 核。性能為132MIPS（120MHz 時(shí)鐘，3.3V 供）或220MIPS（200MHz 時(shí)鐘）。ARM 9 的運(yùn)算速度一般為300DMIPS。
ARM9 是低價(jià)、低能耗、高性能系統(tǒng)微處理器，配有Cache、內(nèi)存管理和寫緩沖。多應(yīng)用于高級(jí)引擎管理、保安系統(tǒng)、頂置盒、便攜計(jì)算機(jī)和高檔打印機(jī)。
ARM9E 應(yīng)該屬于ARM10 系列，它也采用了ARMV5TE 結(jié)構(gòu)，其性能得到了大大提高。其中，ARM968E-S(tm)是ARM9E 系列的最新產(chǎn)品，它同時(shí)也是ARM9E 系列內(nèi)核中最小的、最低功耗的產(chǎn)品，可以為網(wǎng)絡(luò)、汽車、電子消費(fèi)娛樂品、無線方案等提供理想的技術(shù)方案。ARM968E-S 內(nèi)核含有低延遲的AMBA(tm) AHB-lite 總線接口，內(nèi)核與DMA 時(shí)鐘分離， 在閑置狀態(tài)下的功耗更低。ARM968E-S 內(nèi)核比ARM966E-S(tm)內(nèi)核的面積小20％，功耗至少降低10％。延長(zhǎng)了電池使用壽命。
3．ARM10
ARM10 采用ARMV5TE 結(jié)構(gòu)，采用六級(jí)流水處理，指令與數(shù)據(jù)分離的Cache 結(jié)構(gòu)。時(shí)鐘速度為300MHz，每條指令平均需要1.2 個(gè)周期。其中ARM1020 為帶Cache 的版本。ARM 10 的運(yùn)算速度一般為500DMIPS。ARM10 速度快，能夠支持多種商用操作系統(tǒng)，適用于高性能手持式因特網(wǎng)設(shè)備及數(shù)字式消費(fèi)類產(chǎn)品。
3．ARM11
ARM11 采用ARMV6 結(jié)構(gòu)，采用8 級(jí)流水處理，動(dòng)態(tài)分支預(yù)測(cè)與返回堆棧。ARM11 的時(shí)鐘速度達(dá)到550MHz，采用了0.13 微米的工藝技術(shù)，支持IEM技術(shù)，可以大大減少功耗。ARM 11 的運(yùn)算速度一般為1000DMIPS。ARM還發(fā)布了四個(gè)新的ARM11 系列微處理器內(nèi)核（ARM1156T2-S 內(nèi)核、ARM1156T2F-S 內(nèi)核、ARM1176JZ-S 內(nèi)核和ARM11JZF-S 內(nèi)核）、應(yīng)用ARM1176JZ-S 和ARM11JZF-S 內(nèi)核系列的PrimeXsys 平臺(tái)、相關(guān)的CoreSight技術(shù)。ARM1156T2-S 和ARM1156T2F-S 是首批含有ARM Thumb-2 內(nèi)核技術(shù)的產(chǎn)品，主要用于多種深嵌入式存儲(chǔ)器、汽車網(wǎng)絡(luò)和成像應(yīng)用產(chǎn)品，提供了更高的CPU 性能和吞吐量，并增加了許多特殊功能，可解決新一代裝置的設(shè)計(jì)難題。它們采用AMBA 3.0 AXI 總線標(biāo)準(zhǔn)，可滿足高性能系統(tǒng)的大量數(shù)據(jù)存取需求。Thumb-2 內(nèi)核技術(shù)結(jié)合了16 位、32 位指令集體系結(jié)構(gòu)，提供更低的功耗、更高的性能、更短的編碼，該技術(shù)提供的軟件技術(shù)方案較現(xiàn)用的ARM 技術(shù)方案減少使用26％的存儲(chǔ)空間、較現(xiàn)用的Thumb 技術(shù)方案增速25％。ARM1176JZ-S 和ARM1176JZF-S 內(nèi)核是首批以ARM TrustZone 技術(shù)實(shí)現(xiàn)手持裝置和消費(fèi)電子裝置中公開操作系統(tǒng)的超強(qiáng)安全性的產(chǎn)品，同時(shí)也是首次對(duì)可節(jié)約高達(dá)75％處理器功耗的ARM 智能能量管理（ARM Intelligent Energy Manager）進(jìn)行一體化支持。主要為服務(wù)供應(yīng)商和運(yùn)營(yíng)商所提供的新一代消費(fèi)電子裝置的電子商務(wù)和安全的網(wǎng)絡(luò)下載提供支持。
4．StrongARM
StrongARM 處理器采用ARMV4T 的五級(jí)流水結(jié)構(gòu)，性能較高。它最初是與DEC 聯(lián)合研制的，后來授權(quán)給Intel，Intel 公司用SA110 命名該通用嵌入式標(biāo)準(zhǔn)處理器。該系列還包括SA1100 PDA 系統(tǒng)芯片和SA1500 多媒體處理器芯片。ARM 芯片的選擇要根據(jù)實(shí)際需求而定。例如，如果希望使用WinCE 或Linux 等操作系統(tǒng)以減少軟件開發(fā)時(shí)間，就需要選擇ARM720T 以上帶有
MMU(memory management unit)功能的ARM 芯片，ARM720T、StrongARM、ARM920T、ARM922T、ARM946T 都帶有MMU 功能。而ARM7TDMI 沒有MMU，不支持Windows CE 和大部分的Linux，但目前有uCLinux 等少數(shù)幾種Linux 不需要MMU 的支持
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